JESD204B SystemC module Deterministic Latency(四) - 全文

1 Deterministic Latency
很多JESD204的系統(tǒng)包含多種多樣的數(shù)據(jù)處理單元，并且他們處于不同的時鐘域中，所以將導(dǎo)致無法確定的延遲。這些延遲將在鏈路層上電、斷電、復(fù)位時產(chǎn)生隨機(jī)的延遲。JESD204A沒有提供處理接口延遲的方法，而在JESD204B中提供了兩種機(jī)制（Subclass 1、Subclass 2）去解決延遲不定的問題。

數(shù)據(jù)鏈延遲定義為：并行的數(shù)據(jù)幀放到TX device 到并行的數(shù)據(jù)幀從RX device輸出的時間差，這個時間差由frame clock 計(jì)算。延遲以frame clock為單位，并且越小越好，同時必須在系統(tǒng)上電、斷電以及重新同步時，提供輔助的時間信息來滿足輸入的要求。

確定的數(shù)據(jù)鏈路延遲需要2個要求：

1． 在TX device，ILA(initial lane alignment)必須保持所有的lanes同時啟動，啟動的時間為SYNC上升沿后的LMFC的第一個邊沿或者是設(shè)定好的LMFC周期。

2． 在RXdevice，輸入的數(shù)據(jù)必須緩存以消除TX SERDES lanes、物理通道、RX SREDES lanes帶來的延遲。 數(shù)據(jù)在LMFC的邊沿可以進(jìn)行釋放。

TX device的發(fā)送和和RX device 緩存的釋放都會與LMFC對齊，因此固定的數(shù)據(jù)延遲決定于發(fā)送端與接收端LMCF的對齊程度。

為了更好的實(shí)現(xiàn)固定延遲的協(xié)議，需要注意以下兩點(diǎn)：

1、 LFMC的周期必須大于數(shù)據(jù)鏈路的延遲。

2、 RX device的緩存區(qū)的緩存數(shù)據(jù)的時間必須大于數(shù)據(jù)鏈路的延遲。

3、 緩存區(qū)的大小在1到K之間。

以上3點(diǎn)是為了保證在RX緩存區(qū)釋放數(shù)據(jù)時，所有的數(shù)據(jù)的發(fā)送數(shù)據(jù)都已經(jīng)到達(dá)RX device。

最終的數(shù)據(jù)鏈的延遲將等于緩存區(qū)的大小*Tf。

1.1 EXAMPLE Implementation of deterministiclatency in RX devices
要保證JESD204B數(shù)據(jù)鏈路的固定延遲，要求RXdevice在LFMC邊沿到來之前可以緩存所有l(wèi)anes上的ILA或者數(shù)據(jù)，但是釋放緩存區(qū)的數(shù)據(jù)必須保證以下幾個要求：

所有的lines上的數(shù)據(jù)必須有效，

如果RX buffers收到ILA序列，則認(rèn)為數(shù)據(jù)的是有效的。

如果RX buffer沒有收到ILA序列，RX buffer將在ILA序列發(fā)完后從新存儲數(shù)據(jù)，并且buffer會在4個multiframe clock釋放，因?yàn)橐粋€ILA（啟動序列）的長讀為4。

數(shù)據(jù)鏈路層的的延遲可以表示為：Delay_link = △T_LMFC = TX_delay + Lane_delay + RX_delay.

1.2 No Support for Determisitic Latency(Device Subclass 0) (Informative)
Subclass 0 是為了向JESD204A兼容，所有沒有固定延遲的功能。

1.3 Deterministic Latency Using SYSREF (DeviceSubclass 1)
在Subclass 1中，TX與RXdevice的通過用device clock抓取SYSREF信號的上升沿對齊LMFC，所以高精度的SYSREF和device clock將可以使系統(tǒng)延遲的最小化，建議用TX或者RX的device clock生成SYSREF信號（不是必須的）！

由于SYSREF信號的模式多樣（periodic，one-shot(strobe-type,”gapped”periodic)），所以時鐘生成器也許無法生成所有類型的SYSREF。同時為了適應(yīng)系統(tǒng)，SYSREF可以關(guān)掉在正常的模式下，Subclss I必須滿足以下要求：

RX Logic Devices必須有能力發(fā)出生成SYSREF信號的請求，時鐘生成模塊在接收到請求后，可以生成一個或者多個SYSREF脈沖給所有系統(tǒng)中的devices。如果使能，“generate SYSREF”請求信號可以在鏈路層發(fā)出重新同步的請求后的任何時間發(fā)出。

TX Logic Devices必須有能力發(fā)出生成SYSREF信號的請求，時鐘生成模塊在接收到請求后，可以生成一個或者多個SYSREF脈沖給所有系統(tǒng)中的devices。如果使能，“generate SYSREF”請求信號可以在鏈路層發(fā)出重新同步的請求后的任何時間發(fā)出。

TX和RXdevices必須有能力決定是否在下一個SYSREF的上升沿來臨時進(jìn)行frame&multiframe clock的對齊，具體的實(shí)現(xiàn)決定于device，但是要滿足下列3個要求:

每一個被device捕獲SYSREF脈沖都必須用于是否判斷是否需要進(jìn)行LMFC和frameclock的對齊。

Device可以通過來自引腳或者控制接口的命令決定在下一個SYSREF的脈沖是否要進(jìn)行LMFC和Local frame clock的對齊。

Device可以通過來自引腳或者控制接口的命令去忽略以后所有的SYSREF脈沖信號。

NOTE：

對于Subclass 1devices，LMFC和Frame Clock的對齊于SYSREF只在device啟動、鏈路傳輸失敗、請求重新同步這3種情況下才是必須的，（也就是說在正常的數(shù)據(jù)傳送情況下，LMFC和Frame Clock與SYSREF對齊一次就可以了）。

TX&RX devices必須給出device clock抓取SYSREF時，device clock的上升沿到LMFC上升沿的延遲。

1.4 EXAMPLE LMFC adjustment for deterministiclatency equal to multiframe period
延遲為一個multiframe的情況下，fifo的深度必須為K，同時要求fifo在multiframe clock的時鐘邊沿釋放。

圖32：TimingDiagram Illustration for deterministic latency equal to multiple of multiframeperiod

在圖32中，TX和RXdevices有相同的抓取SYSREF信號的deviceclock上升沿與LMFC上升沿的延遲。保證了LMFC在TX和RX的一致。

當(dāng)RX device的所有l(wèi)anes收到了code group synchronize信號時，RX device將在在LMFC的上升沿 將SYNC拉高，TX device收到SYNC拉高的信號后將在所有的lines發(fā)送ILA序列。RX device接收到ILA序列并存儲在并行的lane的緩存中，并且在下一個SYSREF的上升沿釋放所有l(wèi)ane的緩存。這樣保證了TX到RX的數(shù)據(jù)延遲剛好一個LMFC的時鐘周期。

1.5 EXAMPLE LMFC adjustment for minimizingdeterministic latency
為了獲得最小的延遲或者減小緩存的空間，可以采用下面模式，其中RBD的值將小于K。

圖33：TimingDiagram Illustration for achieving minimum deterministic latency

在上述的模式中，數(shù)據(jù)緩存的釋放在所有的lane接收完成后的兩character后，保證了TX和RX之間的最小延遲。

1.6 Deterministic Latency Using SYNC~Detection (Device Subclass 2)
固定延遲在Subclass 2中的實(shí)現(xiàn)同樣依靠對齊TX和RX的LMFC實(shí)現(xiàn)，但是LMFC的對齊的方式是并沒有通過附加的SYSREF信號。在5.1和5.3中對LMFC對齊的描述除了不用SYSREF信號，其他的都是一致的。在Subclas 2中，SYNC信號將替代SYSREF信號，用來同步TX和RX的LMFC，因此TX同步SYNC信號的精度也直接決定LMFC的同步精度。在明確TX和RX的LMFC相位不同步的情況下，LMFC的同步必須通過以下兩種方式：

a、 對齊TX converter device 到RX logic device

b、 對齊RX converter device 到 TX logic device

Subclass 2 固定延遲的精確性決定于SYNC信號在接口上的精確的發(fā)送與采樣時序。在TX和RX鏈路層的結(jié)束部分，devices會分別介紹許多關(guān)于SYNC接口的SYNC信號發(fā)送和采樣的延遲，延遲的范圍的控制將可以大大系統(tǒng)的最高速度，圖38展示了各種系統(tǒng)中的延遲以及他們對時序余量的影響。圖中TX的device clock = frame clock，并展示內(nèi)部時鐘采樣SNYC的時序。如圖，可以看出，SYNC通過device clock 發(fā)送和采樣的PVT(隨溫度和環(huán)境變化的時序的變化)要小于通過內(nèi)部的時鐘。速度最大化的目的就是讓PVT為0。

圖34：PVTeffects on SYNC~ detection and generation

1.6.1 Principles of SYNC~ sampling
下面介紹的概念對于理解Subclass2有重要的意義。

1.6.2 SYNC~ generation at the RX device
SYNC信號由RX的內(nèi)部的framce clock生成，并與LMFC對齊。TX通過SYNC信號同步RX的LMFC信號。一般情況下，SYNC由framce clock直接生成，同時SYNC也會與devcie clock對齊。

1.6.3 Adjustmentresolution and adjustment clock
在converterdevices中，LMFC相位通過adjustment resolution調(diào)整，adjustment resolution定義為LMFC最小精度的相位調(diào)整，他由device中的最高頻率決定，他可以比converter deivce clock精度更高。以下是adjustmentclock的特性：

Adjiustmentclock的周期與adjustment resolution的最小精度相同，并且可以通過編程調(diào)整。

Converter local frame clock 和LMFC與adjustmentclock的上升沿對齊

Adjustment clock的相位與device clock對齊，以便于與時序的測量。

如果adjustmentresolution 的精度高于converter device clock和frame clock，converter需要通過deviceclock生成一個高速的adjustment clock。圖39展示了adjustmentclock兩種可能的時序：

1、 converter device clock快于logic device clock，adjustment resolution通過converter device clock實(shí)現(xiàn)。

2、 當(dāng)converter device clock 慢于 logic device clock，adjustment resolution 由logic device clock 決定。

NOTE：只有當(dāng)adjustment resolution 的精度高于convert device clock時，converter LMFC 不必與device clock對齊。

圖34：Relationshipsbetween device clocks and adjustment clock, (a) converter device clock fasterthan logic device clock, (b) logic device clock faster than converter deviceclock

1.6.4 Detection resolution at the TX device
在TX端，SYNC同步與RX的LMFC， SYNC的同步的精度與采樣的頻率的最小周期相同，采樣頻率的周期應(yīng)小于TX local frame clock。延遲的精度應(yīng)該是采樣的精度應(yīng)該高于或者等于內(nèi)部調(diào)節(jié)的精度。這使得在TX中，采樣的頻率越高越好。

1.6.5 SYNC~ de-assertion detection and thedetection interval
RX和TX的device clock不會總對齊與frame clock，SYNC的采樣必須用TX的local frameclock。這樣就可能導(dǎo)致調(diào)整的精度小于采樣的精度，由于這個原因，這里會多個采樣點(diǎn)在一個調(diào)整步驟里。在這種情況下，采樣可以分成一個區(qū)間，該區(qū)間的大小與與調(diào)整的精度一樣，這個區(qū)間可以讓TX在采樣時的精度與調(diào)整的精度保持一致。這個區(qū)間有以下的特性：

采樣區(qū)間只有在采樣精度大于調(diào)整精度

采樣區(qū)間要等于調(diào)整精度

圖35展示了采樣區(qū)間是怎樣作用在一個DAC的鏈路層的，在這個例子中，Logic device 的采樣SYNC的時鐘為frame clock。區(qū)間1中表示有效的點(diǎn)。？？？？？？？？？

圖35：Relationshipof detection interval to system signals (DAC link)

1.6.6 Master and slave configurations
Subclass 2包含了一對主從的配置在兩個device之間。在多個converter情況下，logic device 是唯一可以共用LMFC信號的，因此，LMFC信號是主設(shè)備的給所有從設(shè)備的參考，具體的配置如下：

1.6.7 ADC Master and slave configuration
在subclass2ADCdevice中，SYNC的同步精度取決于的ADC的采樣精度，如果ADC的LMFC的調(diào)整精度要高于frame clock的精度，那么ADC會在同步后復(fù)位frameclock 和LMFC的相位，但是如果調(diào)整的精度小于framce clock 的精度，那么調(diào)整的時鐘會對齊與framce clock且framce clock不需要復(fù)位。Local framce clock 和 LMFC的復(fù)位必須在一個確定的延遲，延遲的時間手冊給出，ADC可以編程SYNC是單脈沖還是周期信號。

例1：同步請求
在這模式下，ADC會采樣RX發(fā)送的SYNC信號，在groupsynchronization后，RX logic 會拉高 SYNC，ADC會復(fù)位LMFC和frame clock 以同步SYNC，ADC會繼續(xù)發(fā)送K28.5在LMFC和framce時鐘建立以后，并在下一個LMFC的邊沿發(fā)送ILA序列。

如圖41所示：

圖36：ADC reset as a resultof SYNC~ de-assertion detection

例2：
SYNC拉高可以用來同步，但是也可以用來報(bào)錯，所有的操作認(rèn)為是一致的，在ADC第一次看到SYNC拉高，如同例1一樣復(fù)位LMFC，隨后的SYNC的上升沿可以用于復(fù)位或者監(jiān)測鏈路層的延遲。如果被要求固定的復(fù)位時，對于SYNC的采樣要考慮亞穩(wěn)態(tài)的問題，后續(xù)的SYNC可以驗(yàn)證當(dāng)前的LMFC是否與對齊。如果發(fā)現(xiàn)未對齊，則可認(rèn)為該LMFC失鎖。每一個SYNC的拉高會導(dǎo)致所有行為的復(fù)位，這就像系統(tǒng)一直工作在SYNC脈沖模式。后續(xù)的SYNC可以監(jiān)測TX和RX的LMFC是否對齊，而檢測的方法可以簡單的檢測每個SYNC的邊沿與LMFC的邊沿是否對齊，如果不齊，則認(rèn)為失鎖，當(dāng)detection resolution的精度高于時鐘SYNC接口同步的時間要求時（？？？？），一個可編程的窗口可以用來進(jìn)行比較，最終，如果失鎖，ADC可以等待下一個SYNC進(jìn)行下次的同步，也可以通過數(shù)據(jù)接口強(qiáng)行要求從新同步。