深入淺出玩轉(zhuǎn)Xilinx Vivado工具實(shí)戰(zhàn)設(shè)計(jì)技巧

Xilinx采用先進(jìn)的 EDA 技術(shù)和方法，提供了全新的工具套件Vivado，面向未來(lái)“All-Programmable”器件。Vivado開(kāi)發(fā)套件提供全新構(gòu)建的SoC 增強(qiáng)型、以IP和系統(tǒng)為中心的下一代開(kāi)發(fā)環(huán)境，以解決系統(tǒng)級(jí)集成和實(shí)現(xiàn)的生產(chǎn)力瓶頸，可顯著提高設(shè)計(jì)生產(chǎn)力和設(shè)計(jì)結(jié)果質(zhì)量，使設(shè)計(jì)者更好、更快地創(chuàng)建系統(tǒng)， 而且所用的芯片更少。

為了能讓工程師盡快掌握最新的開(kāi)發(fā)工具Vivado，加速產(chǎn)品更新及上市進(jìn)程，依元素科技推出為期2天的高級(jí)培訓(xùn)班。本課程將為經(jīng)驗(yàn)豐富的 ISE? 軟件用戶(hù)提供更新知識(shí)，幫助他們使用 Vivado? Design Suite，同時(shí)也為Vivado初級(jí)用戶(hù)進(jìn)一步掌握實(shí)用技巧提供支持。了解相關(guān)數(shù)據(jù)庫(kù)和靜態(tài)時(shí)序分析 (STA) 機(jī)制，利用 Tcl 進(jìn)行設(shè)計(jì)導(dǎo)航，創(chuàng)建 Xilinx 設(shè)計(jì)約束 (XDC) 、分析靜態(tài)時(shí)序報(bào)告、如何實(shí)現(xiàn)時(shí)序收斂。學(xué)習(xí)如何為您的 FPGA 設(shè)計(jì)的 SDR、DDR、源同步和系統(tǒng)同步接口制定適當(dāng)?shù)臅r(shí)序約束；掌握Vivado調(diào)試流程，同時(shí)也將學(xué)習(xí)如何利用系統(tǒng)復(fù)位技術(shù)、同步電路技術(shù)、最優(yōu)化HDL編碼技術(shù)和時(shí)序收斂技術(shù)來(lái)提高設(shè)計(jì)性能和穩(wěn)定性。培訓(xùn)中帶有配套的實(shí)驗(yàn)和案例分析，通過(guò)理論與實(shí)踐相結(jié)合，使學(xué)員能有效地掌握基于Vivado工具的設(shè)計(jì)流程及其設(shè)計(jì)技巧。

一、培訓(xùn)時(shí)間、地點(diǎn)及費(fèi)用

時(shí)間： 2016年10月20日-10月21日
地點(diǎn)：南京
課程費(fèi)用： 人民幣2980元/人(含午餐、資料、學(xué)習(xí)用具)
可統(tǒng)一安排住宿，交通、住宿等費(fèi)用自理。

二、培訓(xùn)對(duì)象
1. 本課程適合使用過(guò)ISE工具并且打算轉(zhuǎn)換為最新的Vivado工具來(lái)開(kāi)發(fā)項(xiàng)目的工程師
2. 計(jì)劃使用7系列或最新UltraScale FPGA器件進(jìn)行科研和產(chǎn)品開(kāi)發(fā)的工程師、教學(xué)教師等工程技術(shù)人員
3. 本課程特別適合FPGA工程師在最新UltraScale或7 系列產(chǎn)品開(kāi)發(fā)上作為提高設(shè)計(jì)生產(chǎn)力并加速新產(chǎn)品面世的進(jìn)程。

三、培訓(xùn)特色
1. 培訓(xùn)為期2天，結(jié)合案例分析，全面細(xì)致地講解基于Vivado工具套件進(jìn)行設(shè)計(jì)的流程及技巧。
2. 本課程使用最新版本Xilinx 全球授權(quán)培訓(xùn)課件，這些課件同時(shí)也是華為、西門(mén)子、中興、思科等等全球知名企業(yè)Xilinx培訓(xùn)所使用的課件，可以滿(mǎn)足實(shí)際工程設(shè)計(jì)的需求。
3. 采用由淺入深地實(shí)戰(zhàn)式教學(xué)，教學(xué)質(zhì)量與課后獲益高。
4. 本課程全部由Xilinx官方授權(quán)認(rèn)證專(zhuān)家授課，授課教師具備十年以上項(xiàng)目經(jīng)驗(yàn)，并具備華為、中興、北電網(wǎng)絡(luò)、安捷倫、思科等中外馳名企業(yè)或重點(diǎn)高校相關(guān)課程授課經(jīng)驗(yàn)。
5. 培訓(xùn)基于Xilinx開(kāi)發(fā)平臺(tái)KC705，可以動(dòng)手實(shí)戰(zhàn)操作。
6. 課程以實(shí)驗(yàn)為主，實(shí)驗(yàn)時(shí)間占百分之五十以上。在有針對(duì)性、實(shí)用性的實(shí)驗(yàn)中，穿插理論課程加以總結(jié)，以提高學(xué)員的動(dòng)手能力和理論水平。
7. 為學(xué)員配置齊全的實(shí)驗(yàn)指導(dǎo)手冊(cè)，學(xué)員可參考手冊(cè)，在教師輔導(dǎo)下完成全部實(shí)驗(yàn)。

四、培訓(xùn)目標(biāo)
1. 熟悉使用Vivado工具套件進(jìn)行開(kāi)發(fā)設(shè)計(jì)的流程；
2. 學(xué)會(huì)如何進(jìn)行靜態(tài)時(shí)序分析并查看時(shí)鐘網(wǎng)絡(luò)分布；
3. 學(xué)會(huì)利用TCL語(yǔ)言進(jìn)行設(shè)計(jì)及分析；
4. 學(xué)會(huì)分析時(shí)序異常并采取適合的解決手段；
5. 學(xué)會(huì)如何針對(duì)系統(tǒng)同步和源同步接口設(shè)置適合的時(shí)序約束；
6. 掌握設(shè)計(jì)調(diào)試的方法及基本技巧；
7. 學(xué)會(huì)如何最優(yōu)化HDL編碼技術(shù)和Partition技術(shù)；
8. 掌握復(fù)位技術(shù)、同步設(shè)計(jì)技術(shù)、時(shí)序收斂技術(shù)等以提高設(shè)計(jì)性能和穩(wěn)定性；

五、學(xué)員基礎(chǔ)
1. 具有一定的HDL語(yǔ)言基礎(chǔ)
2. 具有一定數(shù)字設(shè)計(jì)經(jīng)驗(yàn)
3. 基本了解FPGA架構(gòu)

六、教學(xué)平臺(tái)

備有Xilinx開(kāi)發(fā)平臺(tái)KC705，供現(xiàn)場(chǎng)實(shí)際動(dòng)手操作及相關(guān)實(shí)驗(yàn)

七、軟件工具

Vivado System Edition 2016.1

八、培訓(xùn)方式

本培訓(xùn)采用Xilinx硬件開(kāi)發(fā)平臺(tái)KC705及Vivado 2016.1軟件開(kāi)發(fā)平臺(tái)，以項(xiàng)目案例為導(dǎo)向進(jìn)行實(shí)戰(zhàn)式教學(xué)。培訓(xùn)分為理論部分和實(shí)踐部分。理論部分由資深教師輔導(dǎo)答疑，實(shí)踐部分結(jié)合案例培養(yǎng)動(dòng)手能力和解決實(shí)際問(wèn)題能力。

九、師資團(tuán)隊(duì)

講師團(tuán)隊(duì)來(lái)自于全球領(lǐng)先的可編程邏輯解決方案提供商XILINX公司的授權(quán)培訓(xùn)講師及行業(yè)精英組成，具備頂尖FPGA系統(tǒng)設(shè)計(jì)技術(shù)，并有豐富的FPGA系統(tǒng)項(xiàng)目經(jīng)驗(yàn)。領(lǐng)先的FPGA理論和豐富的實(shí)戰(zhàn)經(jīng)驗(yàn)，將帶給學(xué)員以從不同的視角來(lái)審視和掌握FPGA系統(tǒng)開(kāi)發(fā)的精髓，部分師資介紹：

孟憲元：清華大學(xué)電子工程系教授，具有20 年以上FPGA技術(shù)項(xiàng)目的開(kāi)發(fā)和研究，以及大學(xué)本科和研究生的教學(xué)和實(shí)驗(yàn)，經(jīng)歷FPGA技術(shù)發(fā)展歷程，積累豐富實(shí)踐經(jīng)驗(yàn)。

張劍森：Xilinx官方認(rèn)證培訓(xùn)講師，具有多年的FPGA開(kāi)發(fā)經(jīng)驗(yàn)及教學(xué)經(jīng)驗(yàn)，賽靈思公司亞洲區(qū)最佳講師之一。

十、培訓(xùn)收益