基于Verilog HDL的一種絕對(duì)值編碼器實(shí)時(shí)讀出算法案例詳解

光電編碼器是通過(guò)光電轉(zhuǎn)換將輸出軸上的機(jī)械幾何位移量轉(zhuǎn)換成一串脈沖或數(shù)字量的傳感器。在電機(jī)伺服控制系統(tǒng)中，它與電機(jī)同軸連接，常用來(lái)測(cè)量電機(jī)轉(zhuǎn)子的速度和位置［1］。近年來(lái)，隨著研究室小批量軍工生產(chǎn)的開(kāi)展，需要批量采購(gòu)部分絕對(duì)值編碼器等外協(xié)器件。為方便檢驗(yàn)采購(gòu)的編碼器，保障生產(chǎn)任務(wù)的按時(shí)完成，設(shè)計(jì)了一個(gè)單圈絕對(duì)值編碼器實(shí)時(shí)讀出電路板，其結(jié)構(gòu)如圖1所示?；诖穗娐钒澹_(kāi)發(fā)出了一個(gè)程序，它能夠?qū)崿F(xiàn)將絕對(duì)值編碼器的數(shù)據(jù)讀入FPGA，并將數(shù)據(jù)轉(zhuǎn)換為角度值，最終驅(qū)動(dòng)液晶顯示屏實(shí)時(shí)輸出角度值。這使得不需要將編碼器數(shù)據(jù)輸入到計(jì)算機(jī)就可以處理轉(zhuǎn)化為角度值，使用更加方便。程序中用到了線性變換思想，可以應(yīng)用到其他程序中。電路板中用到的絕對(duì)值編碼器是BEI-IDEACOD公司的CHO5系列。液晶顯示屏為3.3 V供電的1602型LCD，F(xiàn)PGA采用的是Xilinx的Spartan-6系列。

1 數(shù)據(jù)讀入及去抖動(dòng)

本文所采用的絕對(duì)值編碼器是BEI-IDEACOD公司的CHO5系列，它采用并行輸出模式，有13 bit數(shù)據(jù)（Data［0］~Data［12］），讀出速度快。由于電動(dòng)機(jī)的旋轉(zhuǎn)或機(jī)械設(shè)備的震動(dòng)，會(huì)使編碼器輸出脈沖抖動(dòng)［2］，因此首先對(duì)編碼器脈沖進(jìn)行了去抖動(dòng)處理。下面的程序?qū)崿F(xiàn)了數(shù)據(jù)讀入，并在去抖動(dòng)后被鎖存在Gray_data中。

always@（posedge clk_50M）

begin

D0《={D0［1：0］，Data［0］}；

D1《={D1［1：0］，Data［1］}；

。。.。。.

D11《={D11［1：0］，Data［11］}；

D12《={D12［1：0］，Data［12］}；

end

always@（posedge clk_50M）

begin

Gray_data［0］《=D0［2］&D［1］&D［0］；

Gray_data［1］《=D1［2］&D［1］&D［0］；

。。.。。.

Gray_data［11］《=D11［2］&D［1］&D［0］；

Gray_data［12］《=D12［2］&D［1］&D［0］；

end

2 二進(jìn)制格雷碼轉(zhuǎn)普通格雷碼

上面得到數(shù)據(jù)Gray_data還是格雷碼，因?yàn)榻^對(duì)值編碼器（并行輸出）采用的是格雷碼二進(jìn)制輸出。格雷碼的特點(diǎn)是任意兩個(gè)相鄰位其輸出格雷碼值只有一位不同［3］，這提高了數(shù)據(jù)輸出的穩(wěn)定性。假設(shè)二進(jìn)制格雷碼為Gn-1 Gn-2…G2G1G0，其所對(duì)應(yīng)的普通二進(jìn)制為Bn-1Bn-2…B2B1B0。那么它們最高位之間的對(duì)應(yīng)關(guān)系如式（1）所示，其他各位的對(duì)應(yīng)關(guān)系如式（2）所示。

Bn-1=Gn-1（1）

Bi-1=Gi-1^Bi， i=1，2，…，n-1（2）

根據(jù)式（1）和式（2），格雷碼二進(jìn)制轉(zhuǎn)化為普通二進(jìn)制的Verilog HDL代碼如下：

always@（posedge Clk_50M）

begin

Binary_data［12］=Gray_data［12］；

Binary_data［11］=Binary_data［12］^Gray_data［11］；

Binary_data［10］=Binary_data［11］^Gray_data［10］；

。。.。。.

Binary_data［1］=Binary_data［2］^Gray_data［1］；

Binary_data［0］=Binary_data［1］^Gray_data［0］；

end

該程序?qū)崿F(xiàn)了由格雷碼二進(jìn)制Gray_data向普通二進(jìn)制Binary_data的轉(zhuǎn)換。

3 將二進(jìn)制轉(zhuǎn)為角度值

絕對(duì)值編碼器的最小精度是由最低位決定的。因?yàn)樗玫慕^對(duì)值器是13 bit數(shù)據(jù)輸出，絕對(duì)值編碼器的最低位為1時(shí)，對(duì)應(yīng)的角度值如式（3）所示：

因此，絕對(duì)值編碼器的最小精度為min=0.043 945 312 5°。也就是說(shuō)二進(jìn)制編碼每加1，度數(shù)就應(yīng)該增加0.043 945 312 5°。為方便在Verilog HDL中進(jìn)行處理，對(duì)這種十進(jìn)制數(shù)進(jìn)行一個(gè)線性變換，將其最小精度值對(duì)應(yīng)二進(jìn)制min_degree=2′b000000000000011010001100011000010111000101，其實(shí)就是十進(jìn)制數(shù)439 453 125對(duì)應(yīng)的二進(jìn)制數(shù)。相對(duì)于編碼器輸出的二進(jìn)制數(shù)，將這個(gè)二進(jìn)制數(shù)稱為編碼二進(jìn)制。這樣就對(duì)每一個(gè)編碼器輸出的13 bit二進(jìn)制進(jìn)行了一個(gè)線性變化，轉(zhuǎn)化為對(duì)應(yīng)的編碼二進(jìn)制Now_degree。其對(duì)應(yīng)關(guān)系如式（4）所示，其中的“《《”是左移位運(yùn)算符。

Now_degree=Binary_data［0］min_degree+Binary_data［1］（min_degree《《1）++Binary_data［11］（min_degree《《11）+ Binary_data［12］（min_degree《《12） （4）

為了得出在每一數(shù)據(jù)位（百位、十位、一直到小數(shù)點(diǎn)后10位）上需要輸出什么數(shù)據(jù)，需要求出每個(gè)數(shù)據(jù)位權(quán)值（即次位數(shù)據(jù)為1時(shí)的值）對(duì)應(yīng)的編碼二進(jìn)制，數(shù)據(jù)位權(quán)值對(duì)應(yīng)的編碼二進(jìn)制如表1所示。其中Decimal10_degree指的是小數(shù)點(diǎn)后第10位權(quán)值所對(duì)應(yīng)的編碼二進(jìn)制，以此類推，Hundred_degree是百位上權(quán)值所對(duì)應(yīng)的編碼二進(jìn)制。