Xilinx DDR2 IP 核控制器設(shè)計(jì)方案介紹與實(shí)現(xiàn)

提出一種便于用戶操作并能快速運(yùn)用到產(chǎn)品的DDR2控制器IP核的FPGA實(shí)現(xiàn)，使用戶不需要了解DDR2的原理和操作方式的情況下，依然可以通過IP核控制DDR2。簡(jiǎn)單介紹了DDR2的特點(diǎn)和操作原理，并對(duì)DDR2控制器的IP核進(jìn)行了模塊化的劃分，分析了每個(gè)模塊的功能。強(qiáng)調(diào)了用戶接口功能的完善，并介紹了IP核的操作流程，使每個(gè)用戶都能輕松的使用該IP核。

1　引言

DDR2作為主流的內(nèi)存具有存取速度快、存儲(chǔ)量大、成本較低等特點(diǎn)，因此被廣泛地運(yùn)用到計(jì)算機(jī)、汽車導(dǎo)航系統(tǒng)、高清數(shù)字電視、數(shù)碼相機(jī)等電子行業(yè)的各大領(lǐng)域當(dāng)中。隨著科技的發(fā)展，F(xiàn)PGA的技術(shù)也在不斷進(jìn)步，F(xiàn)PGA的性能、穩(wěn)定性、容量等指標(biāo)已經(jīng)有了很大的提高。鑒于FPGA的發(fā)展和DDR2高性能的表現(xiàn)，越來越多的研發(fā)人員會(huì)通過FPGA直接對(duì)DDR2進(jìn)行控制，這時(shí)他們必須對(duì)DDR2的工作原理有深入的了解，但這樣就很可能加大了研發(fā)周期，直接影響了公司的經(jīng)濟(jì)效益。因此設(shè)計(jì)一款開發(fā)人員完全不需要了解DDR2工作原理的DDR2控制器IP核是非常具有實(shí)際意義的。

本文提出了一款方便用戶使用的DDR2控制器方案。用戶不需要了解DDR2的工作原理，只用控制有限的幾個(gè)用戶接口就可以對(duì)DDR2進(jìn)行操作，在產(chǎn)品開發(fā)時(shí)可以大大縮短開發(fā)周期。

2　DDR2的特點(diǎn)

DDR2是基于JEDEC（Joint Electronic Device Engineering Council）標(biāo)準(zhǔn)的外部存儲(chǔ)設(shè)備，并且DDR2還有著低功耗，高密度和高頻率等特點(diǎn)。與DDR相比DDR2具有如下特點(diǎn)：

1）相同的核心的頻率的情況下，DDR2的工作頻率是DDR的兩倍。

2）ODT（on.Die Termination）片內(nèi)終結(jié)器：為了防止信號(hào)反射問題，DDR2中集成了ODT。ODT能夠吸收線路終端的信號(hào)的影響，而且能使得信號(hào)質(zhì)量更高和數(shù)據(jù)傳輸更快。

3）OCD(Off-Chip Driver）離線驅(qū)動(dòng)調(diào)整：通過調(diào)整輸出驅(qū)動(dòng)的上拉/下拉電阻值，使得充、放電動(dòng)作的電壓誤差減到最小，調(diào)整DQS和DQS＃的波形交叉點(diǎn)，平衡參考時(shí)鐘的上升沿和下降沿波形，從而保證內(nèi)部輸出驅(qū)動(dòng)的穩(wěn)定。

4）前置CAS（Posted Column Address Strobe）前置列地址選通：通過將CAS信號(hào)插到RAS（Row Address Strobe）信號(hào)的后一個(gè)時(shí)鐘周期，避免命令和CAS信號(hào)的沖突，提高命令總線和數(shù)據(jù)總線的速度。

3　DDR2的操作原理

對(duì)DDR2的操作是一個(gè)復(fù)雜又繁瑣的過程，它的主要操作如下：
1）初始化：DDR2的工作方式是由內(nèi)部和外部寄存器所控制的，因此在上電時(shí)先需要對(duì)DDR2的寄存器進(jìn)行配置，即初始化。通過初始化可以對(duì)DLL，Burst Length（突發(fā)長(zhǎng)度），Burst type（突發(fā)類型），CAS Latency（CAS延時(shí)），CL latency（CL延時(shí)），ODT，OCD，等的配置。

2）行激活和列選址：在DDR2內(nèi)部存儲(chǔ)就好是被分成幾個(gè)表格一樣，L-BANK表示有幾張表格，而在每一張表格中首先確定它的行，再確定列來選取所存放的地方。根據(jù)DDR2的特征，對(duì)DDR2的地址選擇分為兩步：第一步行激活：片選CS＃拉低，通過BAO、BA1（BA2）來選擇L-BANK，把行選通RAS＃拉低，通過地址線輸入行地址。第二步列選通：在行激活的下個(gè)周期，列選通CAS＃拉低，通過地址線輸入列地址。如果是在同一行進(jìn)行操作時(shí)，就可以省略行激活。

3）讀／寫指令的發(fā)布：當(dāng)列選址完成后，經(jīng)過AL的延時(shí)就可以發(fā)出讀／寫命令對(duì)DDR2進(jìn)行操作了，再經(jīng)過CL個(gè)周期（從讀操作的命令發(fā)出到第一個(gè)數(shù)據(jù)的延時(shí)）的延時(shí)第一
個(gè)讀數(shù)據(jù)輸出或者是經(jīng)過CL-1個(gè)周期（寫操作命令的延時(shí)比讀操作命令的延時(shí)少一個(gè)周期）的延時(shí)輸入第一個(gè)數(shù)據(jù)。

4）預(yù)充電（Precharge）：DDR2為動(dòng)態(tài)儲(chǔ)存體，它的儲(chǔ)存體上的電容電壓會(huì)因?yàn)闀r(shí)間或干擾的情況下使電壓值變化，從而使數(shù)據(jù)產(chǎn)生變化。在對(duì)另一行進(jìn)行操作時(shí)必須關(guān)閉原來的行，重新發(fā)送行／列地址，這時(shí)會(huì)對(duì)DDR2產(chǎn)生干擾，因此在重新?lián)Q行時(shí)要對(duì)其電容進(jìn)行有選擇的充電操作即進(jìn)行預(yù)充電。

5）刷新（refresh）：DDR2的儲(chǔ)存體是體積極小的電容，由于漏電的存在，電容中的電量會(huì)不斷的減小，而儲(chǔ)存體是根據(jù)電容電量的多少來判斷數(shù)據(jù)是1或者是0的，為了保證數(shù)據(jù)的可靠性，就需要定時(shí)對(duì)存儲(chǔ)體上的電容進(jìn)行有選擇的充電，即刷新。

4　DDR2控制器IP核的架構(gòu)思想

一方面DDR2具有動(dòng)態(tài)存儲(chǔ)的特點(diǎn)，它需要在一定的時(shí)間和特殊的情況下進(jìn)行充電，因此在數(shù)據(jù)傳輸?shù)臅r(shí)候不能進(jìn)行不間斷傳輸，而要對(duì)傳輸?shù)臄?shù)據(jù)量進(jìn)行有效的實(shí)時(shí)控制。另一方面DDR2又具有高速的特點(diǎn)，在DDR2數(shù)據(jù)傳輸方面頻率很高，而在FPGA內(nèi)部的控制方面又不需要達(dá)到這么高的頻率，因此在FPGA的內(nèi)部就形成一個(gè)跨頻域的操作形式?；谏鲜鰞煞矫娴脑?，在DDR2控制器的IP核上采用控制模塊和數(shù)據(jù)模塊分離的方式，再用時(shí)鐘模塊為兩個(gè)模塊輸入時(shí)鐘，最后加了用戶接口使用戶可以快速和方便的使用IP核。

5　DDR2控制器IP核中各模塊的功能

DDR2控制器是有四個(gè)模塊組成：時(shí)鐘模塊，控制模塊，數(shù)據(jù)鏈路模塊，用戶接口模塊。