基于Zedboard FPGA的VGA圖像信號(hào)采集系統(tǒng)的設(shè)計(jì)

摘要：根據(jù)VGA(Video Graphic Array)的原理[1]，采用VHDL硬件描述語(yǔ)言，設(shè)計(jì)了一種基于Zedboard FPGA板卡的圖像顯示方案。實(shí)驗(yàn)結(jié)果表明，在FPGA實(shí)現(xiàn)圖片顯示，達(dá)到了預(yù)期的效果，依據(jù)該原理，可以實(shí)現(xiàn)圖像的采集及在VGA顯示屏上顯示的實(shí)現(xiàn)。

引言
利用FPGA產(chǎn)生VGA時(shí)序信號(hào)和發(fā)送圖像信息，并將其作為圖像信號(hào)采集系統(tǒng)，將大大減小圖像開發(fā)的難度和投入[2]。顯示器的顯示有許多標(biāo)準(zhǔn)，常見的有VGA、 SVGA等。在本設(shè)計(jì)中，設(shè)計(jì)了一種基于Xilinx公司7系列FPGA的VGA圖像顯示控制器，并在Zedboard板卡上進(jìn)行了測(cè)試，并成功地在顯示器上顯示了企鵝的頭像。利用該原理，可以脫離PC機(jī)實(shí)現(xiàn)圖像顯示的功能，減少成本投入。

VGA的原理
VGA作為一種標(biāo)準(zhǔn)的顯示接口得到了廣泛的應(yīng)用。常見的彩色顯示器一般由CRT(陰極射線管)構(gòu)成，彩色是由R、G、B (紅: Red、綠: Green、藍(lán):B1ue)三色組成。顯示是采用逐行掃描的方式，陰極射線槍發(fā)出的電子束打在涂有熒光粉的熒光屏上，產(chǎn)生RGB三基色，最后合成一個(gè)彩色圖像[3]。在VGA接口協(xié)議中，不同的顯示模式因?yàn)橛胁煌姆直媛驶虿煌乃⑿骂l率，所以其時(shí)序也不相同[4]。對(duì)于每種顯示模式的時(shí)序，VGA都有嚴(yán)格的工業(yè)標(biāo)準(zhǔn)。圖1、圖2為VGA行掃描、場(chǎng)掃描的時(shí)序圖。

圖片顯示原理
首先利用Image2lcd軟件，將我們所需要的圖片轉(zhuǎn)換為二進(jìn)制的文件，需要注意的是對(duì)于不同的VGA接口設(shè)計(jì)方式，需要轉(zhuǎn)換的文件格式也是不一樣的，在這里，設(shè)置生成256色的圖片文件。

圖片顯示需要將圖片的信息發(fā)送到VGA接口，該設(shè)計(jì)采用的方案是在對(duì)像素進(jìn)行計(jì)數(shù)、場(chǎng)計(jì)數(shù)的時(shí)候，就把圖片信息直接賦值給顏色信號(hào)R、G、B，需要對(duì)圖片的顯示像素一一判斷對(duì)應(yīng)的位置。

FPGA系統(tǒng)的實(shí)現(xiàn)
在這里我們采用Zedboard板卡作為控制核心，其板卡的VGA接口原理圖如圖3所示。

時(shí)序信號(hào)
Zedboard提供了50MHz的時(shí)鐘信號(hào)，VGA 顯示需要的是 25.175 MHz的時(shí)鐘， 所以在設(shè)計(jì)時(shí)首先要對(duì)時(shí)鐘信號(hào)進(jìn)行二分頻，得到 25 MHz 的時(shí)鐘頻率。我們采用分頻后的信號(hào)作為HS和VS的時(shí)序信號(hào)。其VHDL程序設(shè)計(jì)如下：
process(clk_25M) --此處實(shí)現(xiàn)的在分頻信號(hào)下，產(chǎn)生場(chǎng)掃描和行掃描的信號(hào)
begin
if clk_25M'event and clk_25M='1'
then
if(hclk=800) then hclk<=0;
else hclk<=hclk+1;
end if;
if hclk>=656 and hclk<752 then
hs1<='0';
else hs1<='1';
end if;
end if;
end process;
process(hs1)
variable cnt :integer range 0 to 1000
:=0;
begin
if hs1'event and hs1='0' then
if vclk=524 then vclk<=0;
else vclk<=vclk+1;
end if;
if vclk >= 491 and vclk<492 then
vs1<='0';
else vs1<='1';
end if;
end if;
end process;

圖像顯示
首先需要定義一個(gè)寄存器數(shù)組來(lái)存儲(chǔ)圖像。

type data_buffer is array(0to 22499) of std_logic_vector(7downto 0);
constant buf:data_buer:=(??--在此定義一個(gè)150×150的圖片信息);

在產(chǎn)生的場(chǎng)、行掃描信號(hào)的基礎(chǔ)上進(jìn)行圖像的輸出控制，顯示位置在矩形(100,100, 250,250)的矩形內(nèi)。其控制程序如下所示。
process(clk,vclk,hclk)
begin
if clk'event and clk='1' then—控制信號(hào)在矩形內(nèi)輸出
if( vclk>=100 and vclk<250 and
hclk>=100 and hclk<250 ) then
d a t 1 < = b u f ( ( v c l k -
100)*150+(hclk-100));
else dat1<="00000000";
end if;
end if;

圖像輸出
利用Zedboard的VGA接口進(jìn)行數(shù)據(jù)和時(shí)序信號(hào)的輸出。
hs<=hs1;
vs<=vs1;--行、場(chǎng)信號(hào)輸出
dat<=data1;--數(shù)據(jù)輸出

結(jié)束語(yǔ)
利用FPGA控制VGA進(jìn)行圖像的輸出，克服了以往必須使用PC機(jī)作為控制的弊端，減少了成本的投入。依據(jù)本設(shè)計(jì)的原理，可以采用FPGA的FIFO的IP核作為數(shù)據(jù)的存儲(chǔ)單元，實(shí)現(xiàn)動(dòng)態(tài)圖像的顯示，對(duì)于實(shí)現(xiàn)小型控制系統(tǒng)具有重要的意義。