基于FPGA處理器的C編譯指令

通?；趥鹘y(tǒng)處理器的C是串行執(zhí)行，本文介紹Xilinx Vivado-HLS基于FPGA與傳統(tǒng)處理器對C編譯比較,差別。對傳統(tǒng)軟件工程師看來C是串行執(zhí)行，本文將有助于軟件工程師理解Vviado-HLS基于Xilinx FPGA對C的解析，綜合原理。

1. Vivado-HLS FPGA并行與處理器架構(gòu)
與處理器架構(gòu)相比，F(xiàn)PGA結(jié)構(gòu)具有更高的并行。Vivado-HLS對軟件C程序編譯時(shí)與處理器編譯是不一樣的執(zhí)行機(jī)制。

2. Vivado-HLS FPGA與處理器程序指令執(zhí)行
對于處理器， 程序執(zhí)行以順序指令， 如GCC，它將C/C++算法轉(zhuǎn)換成assembly語言。
如
c = a + b

處理器將其轉(zhuǎn)換成assembly代碼如下：
LD a, $R1
LD b, $R2
ADD $R1, $R2, $R3
ST $R3 c

由此可見，對處理器簡單的加法運(yùn)算，都將需多個(gè)assembly指令集來完成。如下圖所示分別是基于處理器的單一，及多指令執(zhí)行單元。

上述c = a + b運(yùn)算處理latency受限于數(shù)據(jù)a，b所存放的位置，如DDR，還是hard drive。

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Vivado-HLS編譯器是被用于將軟件C/C++轉(zhuǎn)換成RTL，由于FPGA是完全并行處理，轉(zhuǎn)換不受限于指令的cache及內(nèi)存空間。

如上例c = a + b， Vivado-HLS將其綜合成一些LUT來實(shí)現(xiàn)。

Vivado-HLS面向FPGA編譯指令處理如下圖所示，為完全并行。

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下面看多個(gè)運(yùn)算的例子:
A[i] = B[i] * C[i];
D[i] = B[i] * E[i];
F[i] = A[i] * D[i];

對處理器將使用如下純串行執(zhí)行。因?yàn)閿?shù)組 A, B, C, D, E, F被存在一個(gè)單一存儲空間，所以每次只能操作一個(gè)數(shù)據(jù)。

然而，對Vivao-HLS檢測到這些存儲并且對每個(gè)數(shù)組生成了獨(dú)立的memory bank, 從而使得對數(shù)組B， C的操作可以同時(shí)并行進(jìn)行。

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對Vivado-HLS FPGA將默認(rèn)使用如下方式執(zhí)行

下面再看對loop運(yùn)算。
for (i=0; i<10; i++)
{
A = A + B[i] * C[i];
}

處理器對loop iteration的scheduling如下圖所示。 串行實(shí)現(xiàn)，第一次loop iteration結(jié)束才開始第二次loop iteration。

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Vivado-HLS基于FPGA對loop iteration的scheduling如下圖所示。 不受限于第一次loop iteration結(jié)束才開始第二次loop iteration。從而可以并行實(shí)現(xiàn)II=1。在第一次loop的運(yùn)算結(jié)束后就可以開始第二次loop的運(yùn)算。

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當(dāng)然有時(shí)為了更小的FPGA資源，Vivado-HLS也可以綜合成與處理器類似的串行實(shí)現(xiàn)結(jié)構(gòu)?？偨Y(jié)如下表所示。