摘要:在振動信號采集和處理系統(tǒng)設(shè)計中,信號的處理時間與可靠性決定著系統(tǒng)應(yīng)用的可行性。本文設(shè)計了一種基于FPGA的振動信號采集處理系統(tǒng),該系統(tǒng)通過振動信號采集電路、抗混疊濾波電路、AD采樣電路將電荷信號轉(zhuǎn)化為數(shù)字信號送入FPGA,在FPGA處理設(shè)計中利用數(shù)據(jù)流控制方法并行實現(xiàn)了信號的采樣和處理,并在數(shù)據(jù)存儲和訪問過程中采用時鐘時標(biāo)方法判斷信號采樣過程中的數(shù)據(jù)丟失情況,有效提高了振動信號處理的實時性及可靠性。本設(shè)計在真實環(huán)境中進(jìn)行了驗證,系統(tǒng)運行穩(wěn)定可靠,滿足各項技術(shù)應(yīng)用要求。
振動現(xiàn)象是機械設(shè)備運行的伴隨過程,結(jié)構(gòu)部件處于工作狀態(tài)就有振動信號產(chǎn)生,常見故障通過振動和由振動輻射出來的噪聲反映。在飛行器的健康監(jiān)控和診斷過程中,作為提取故障信息的主要手段,振動信號的采集和處理具有特殊重要的意義。
飛行器振動過程的捕捉由于采樣點數(shù)密集,傳感器數(shù)量多,傳感器之間同步要求高,對于振動采集系統(tǒng)采樣速率、采樣精度和數(shù)據(jù)處理能力提出了更高的要求,單純依靠CPU完成數(shù)據(jù)采樣和處理越來越力不從心。
以FPGA為代表的可編程邏輯器件以其工作穩(wěn)定、速度快、靈活的可編程能力等特點,獲得了越來越廣泛應(yīng)用。本文提出了一種基于FPGA的振動信號采集處理系統(tǒng);該系統(tǒng)具有實時性高,糾錯能力強等特點,采用數(shù)據(jù)流控制的方法實現(xiàn)了信息的并行處理,可以更加有效的實現(xiàn)多通道振動信號采集;同時為了提高數(shù)據(jù)的可靠性采用時間標(biāo)定的方法進(jìn)行數(shù)據(jù)的存儲和校驗。本文第一節(jié)介紹了該系統(tǒng)的整體設(shè)計方案,第二節(jié)、第三節(jié)介紹了電荷放大器及和混疊濾波電路的實現(xiàn)方法,第四節(jié)著重介紹了FPGA的實現(xiàn)方法,最后介紹了方案的實際應(yīng)用情況。
1 整體方案
振動信號采集處理系統(tǒng)用于采集軸承的圓周運動所導(dǎo)致的振動過程,振動傳感器安裝在機械部件上,可以同時采集機械部件各方向的振動量值,為達(dá)到振動信號校驗和標(biāo)定的目的,結(jié)構(gòu)部件上安裝有光柵傳感器,結(jié)構(gòu)部件每轉(zhuǎn)動一周產(chǎn)生一個脈沖信號,該信號與振動信號同時送入振動采集系統(tǒng)用于后續(xù)處理。
本文所采用的振動傳感器為成熟的商用傳感器,該傳感器輸出信號為電荷信號,其量值與結(jié)構(gòu)部件的振動加速度成正比。振動傳感器發(fā)出的信號經(jīng)過電荷放大器電路將該信號轉(zhuǎn)變?yōu)殡妷盒盘?,該電壓信號?jīng)抗混疊濾波處理、AD采樣后轉(zhuǎn)化為二進(jìn)制數(shù)據(jù),送入FPGA進(jìn)行后續(xù)處理;光柵傳感器產(chǎn)生的脈沖信號,經(jīng)光電隔離處理后送入FPGA作為時標(biāo)用于后續(xù)處理;DSP從FIFO中讀取采樣數(shù)據(jù),進(jìn)行分析和處理并根據(jù)處理的結(jié)果進(jìn)行顯示和告警。方案中AD轉(zhuǎn)換電路采用16位的高精度高速AD轉(zhuǎn)換芯片實現(xiàn),時標(biāo)采樣電路采用光電隔離器件實現(xiàn)。振動信號采集處理系統(tǒng)原理圖如圖1所示。
2 電荷放大器電路設(shè)計
電荷放大器電路原理圖如圖2所示,放大器采用美國TI公司的TL082芯片。該芯片是采用二次離子注入Bi—FET兼容工藝制作的單片集成高輸入阻抗運算放大器。電路中C1為積分電容用于實現(xiàn)電荷信號及電壓信號的轉(zhuǎn)化,C1電容的精度對整個電路精度有較大影響,應(yīng)選用高精度的瓷介電容,電阻R1為反饋電阻主要功能是避免電容C1出現(xiàn)飽和現(xiàn)象,電阻R1阻值需大于等于500 kΩ。為了保護(hù)運放TL082,在其反相端串接電阻R2,為避免R2與運放TL082的輸入電容構(gòu)成另一個極點而使運放產(chǎn)生自激振蕩。在R2兩端并聯(lián)電容C3實現(xiàn)相位補償。電容C2和R2、C3并聯(lián)電路相串聯(lián),作用是隔離掉壓電傳感器的零漂。電容C4、C5、C6、C7用于濾除電源上的干擾信號。
3 抗混疊濾波電路設(shè)計
混疊現(xiàn)象由信號中高于采樣速率一半的成分引起的,該現(xiàn)象會導(dǎo)致A/D轉(zhuǎn)換后的數(shù)據(jù)波形失真,產(chǎn)生錯誤。解決辦法是將信號中高于采樣速率一半的頻率成分濾除。這要求在采樣率變化的情況下,濾波器的低通截止頻率也要相應(yīng)調(diào)整。濾波器MAX291配合A/D轉(zhuǎn)換器的低通濾波電路可以實現(xiàn)程控抗混疊濾波。該器件是一款巴特沃思低通濾波器。截止頻率范圍從0.1 Hz到50 kHz。截止頻率與輸入時鐘頻率之比為50:1。系統(tǒng)可以通過FPGA分頻產(chǎn)生5 Hz到25 MHz的方波信號,控制抗混疊濾波電路實現(xiàn)不同截止頻率的低通濾波功能。
4 FPGA設(shè)計
文中FPGA芯片選用XILINX公司的virtex-5系列XC5VFX70芯片,該芯片具有11,200個可配置邏輯塊和18KB大小的RAM塊296個,能夠滿足較復(fù)雜的邏輯控制和較大的數(shù)據(jù)存儲要求。FPGA控制邏輯包括數(shù)據(jù)流控制邏輯、FIFO控制邏輯、調(diào)度模塊、數(shù)據(jù)存儲、數(shù)據(jù)訪問等幾部分。調(diào)度模塊是FPGA的核心控制模塊向其他模塊發(fā)出控制指令,數(shù)據(jù)流控制邏輯完成了數(shù)據(jù)由串行數(shù)據(jù)向并行數(shù)據(jù)的轉(zhuǎn)化,F(xiàn)IFO控制邏輯完成了FIFO的寫入寫出控制,數(shù)據(jù)的存儲和訪問控制邏輯主要用于數(shù)據(jù)的校驗,F(xiàn)PGA邏輯組成框圖如圖3所示。
4.1 調(diào)度模塊
調(diào)度模塊是控制邏輯的核心負(fù)責(zé)協(xié)調(diào)其他模塊的工作,調(diào)度模塊由輸入時鐘驅(qū)動,內(nèi)部設(shè)置定時器周期運行為調(diào)度模塊的調(diào)度提供時間基準(zhǔn),定時器在每一個驅(qū)動時鐘的上升沿加1,達(dá)到最大值時自動清零重新開始運行,當(dāng)定時器達(dá)到某一特定的值時,調(diào)度邏輯進(jìn)行邏輯判斷是否需要發(fā)出控制指令,如果邏輯判斷為真則發(fā)出調(diào)度指令發(fā)送給其他模塊驅(qū)動其工作。
調(diào)度模塊有2種工作狀態(tài)忙狀態(tài)和空閑狀態(tài),調(diào)度模塊發(fā)出啟動AD裝換指令后處于忙狀態(tài),此時調(diào)度模塊只控制數(shù)據(jù)流開關(guān)進(jìn)行數(shù)據(jù)讀取和寫入的操作,時標(biāo)數(shù)據(jù)不會被寫入FIFO,此時如果系統(tǒng)收到時標(biāo)脈沖信號,調(diào)度模塊指示定時器鎖定當(dāng)時的定時器值,不進(jìn)行其他操作。當(dāng)調(diào)度模塊完成數(shù)據(jù)輸入后進(jìn)入空閑狀態(tài),此時如果系統(tǒng)收到時標(biāo)脈沖信號或者在前一個忙狀態(tài)系統(tǒng)收到時標(biāo)脈沖信號,則調(diào)度模塊向數(shù)據(jù)流開關(guān)發(fā)出指令,數(shù)據(jù)流開關(guān)打開完成定時器時鐘的記錄。
4.2 數(shù)據(jù)流開關(guān)
采樣數(shù)據(jù)處理的實時性是FPGA設(shè)計中首先要考慮的問題,振動信號采集過程中常會由于輸入數(shù)據(jù)量過大,導(dǎo)致后續(xù)處理電路處于飽和狀態(tài)以致數(shù)據(jù)丟失。為解決上述問題,F(xiàn)PGA通過開關(guān)切換的方式將數(shù)據(jù)分別送入不同的線程進(jìn)行處理。振動傳感器輸出數(shù)據(jù)格式如下:(A1B1C 1D1E1F1),(A2B2C2D2E2F2),……(AN BN CN DN EN FN),A、B、C、D、E、F分別代表不同方向的振動量值。采用單通道的數(shù)據(jù)處理方式時,程序首先需完成數(shù)據(jù)的區(qū)分工作,然后完成6次數(shù)據(jù)處理過程,當(dāng)一次需要處理數(shù)據(jù)量較大的情況下,系統(tǒng)會產(chǎn)生較大的延遲并導(dǎo)致后續(xù)數(shù)據(jù)的丟失。為降低數(shù)據(jù)處理電路的負(fù)擔(dān),采用數(shù)據(jù)流開關(guān)將振動傳感器輸出數(shù)據(jù)分別存儲在不同的通道中通過數(shù)據(jù)流控制開關(guān)后數(shù)據(jù)格式如下:
通道1:A1、A2……AN;
通道2:B1、B2……BN;
通道3:C1、C2……CN;
通道4:D1、D2……DN;
通道5:E1、E2……EN;
通道6:F1、F2……FN。
僅需處理N個數(shù)據(jù)就能滿足系統(tǒng)要求,系統(tǒng)對于處理能力的要求相應(yīng)降低。數(shù)據(jù)流控制仿真結(jié)果如圖3所示。圖中AD采樣數(shù)據(jù)為連續(xù)的單通道輸入數(shù)據(jù),經(jīng)過AD控制命令和通道開關(guān)的控制后被分別發(fā)送到6個數(shù)據(jù)處理通道進(jìn)行后續(xù)處理。
4.3 FIFO的控制
振動數(shù)據(jù)存儲在由XILINX提供的FIFO軟核中。FIFO核的存儲深度、數(shù)據(jù)寬度、標(biāo)志位設(shè)置、存儲類型和讀寫端口速率可以在FIFO生成時進(jìn)行設(shè)置,F(xiàn)IFO模塊生成時占用FPGA內(nèi)部的BLOCK RAM,即使存儲容量很小的FIFO也會占用整塊BLOCK RAM。FIFO端口包括輸入輸出端口、讀寫使能、讀寫時鐘及空滿標(biāo)志幾部分。其中,輸入輸出端口與數(shù)據(jù)總線連接用于數(shù)據(jù)傳輸;讀寫使能由控制邏輯驅(qū)動完成一次讀寫操作;讀寫時鐘信號完成讀域或者寫域所有信號的同步;滿標(biāo)志表明由于該FIFO處于滿狀態(tài),寫操作將被忽略,空標(biāo)志表明FIFO處于空狀態(tài),讀操作將不能獲得正確的數(shù)據(jù)。
FIFO控制邏輯進(jìn)行數(shù)據(jù)寫入操作時首先判斷FIFO是否處于滿狀態(tài),如果FIFO處于滿狀態(tài),先從FIFO中讀出一條數(shù)據(jù),然后將新數(shù)據(jù)寫入FIFO中。如果FIFO不處于滿狀態(tài)則直接進(jìn)行寫操作。FIFO讀操作的時機由DSP控制,DSP內(nèi)的程序首先讀取空狀態(tài)寄存器判斷FIFO中是否存有數(shù)據(jù),如果寄存器顯示FIFO為空則取消讀操作,否則就從FIFO中讀出需要的數(shù)據(jù)。IP核對使能信號的訪問時序有著嚴(yán)格地要求,使能信號必須于讀寫時鐘完全同步,而且控制邏輯將使能信號的長度控制在一個讀寫時鐘周期內(nèi)。
4.4 數(shù)據(jù)的存儲
振動采樣數(shù)據(jù)的數(shù)據(jù)量非常龐大,一旦出現(xiàn)錯位將無法完整復(fù)現(xiàn)信號的原始狀態(tài),因此在對數(shù)據(jù)進(jìn)行存儲的同時,對數(shù)據(jù)進(jìn)行時間標(biāo)記也是十分重要的。時間標(biāo)記在一個完整的記錄周期結(jié)束時進(jìn)行,調(diào)度模塊控制時標(biāo)開關(guān)在所有的FIFO中存入時標(biāo)信息,F(xiàn)IFO中存儲在時標(biāo)以前的數(shù)據(jù)均為本周期的數(shù)據(jù),存儲在時標(biāo)信息以后的數(shù)據(jù)均為下一周期的數(shù)據(jù),時標(biāo)及數(shù)據(jù)記錄格式如表1所示。表中D15,D14位是保留位用于功能擴展,D13,D12是表明存儲數(shù)據(jù)是時標(biāo)信號(01、02),或者采樣數(shù)據(jù)(00)。
4.5 數(shù)據(jù)的訪問
DSP進(jìn)行數(shù)據(jù)還原時,訪問程序依據(jù)采集順序先從本周期起始通道開始依次讀出采樣數(shù)據(jù),當(dāng)訪問程序讀取到第一個時標(biāo)數(shù)據(jù)后本周期數(shù)據(jù)讀取完畢,訪問程序繼續(xù)讀取后續(xù)通道的時標(biāo)信息,直至獲得所有通道的時標(biāo)數(shù)據(jù)后表明本次數(shù)據(jù)訪問過程結(jié)束,如果訪問程序連續(xù)獲得了所有通道的時標(biāo)信息表明采樣數(shù)據(jù)為完整有效的數(shù)據(jù),否則說明在采樣過程中存在數(shù)據(jù)丟失的現(xiàn)象,數(shù)據(jù)不可信不能進(jìn)行后續(xù)處理,如果出現(xiàn)數(shù)據(jù)丟失現(xiàn)象則訪問程序?qū)⑺型ǖ罆r標(biāo)數(shù)據(jù)讀出后本次訪問結(jié)束。
5 結(jié)束語
文中設(shè)計了一種基于FPGA的振動信號采集處理系統(tǒng),通過數(shù)據(jù)流管理等手段實現(xiàn)振動信號的實時采集處理,本設(shè)計在真實環(huán)境中進(jìn)行了驗證,系統(tǒng)運行穩(wěn)定可靠,各項性能指標(biāo)滿足技術(shù)要求。
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