基于FPGA的振動(dòng)信號采集系統(tǒng)設(shè)計(jì)及實(shí)現(xiàn)

摘要：針對機(jī)械設(shè)備運(yùn)行中的振動(dòng)監(jiān)控，設(shè)計(jì)振動(dòng)信號采集系統(tǒng)，提出了一種基于FPGA的振動(dòng)信號采集系統(tǒng)的設(shè)計(jì)方案。重點(diǎn)闡述了系統(tǒng)硬件結(jié)構(gòu)組成、信號調(diào)理電路和數(shù)據(jù)采集模塊的設(shè)計(jì)，同時(shí)對A/D采樣的控制邏輯進(jìn)行了討論。經(jīng)試驗(yàn)驗(yàn)證表明，該系統(tǒng)可達(dá)到采樣率10 K每秒、采集精度16位，能夠滿足實(shí)時(shí)性和精度要求。

隨著生產(chǎn)機(jī)械、運(yùn)輸機(jī)械或工程結(jié)構(gòu)向著高速、高效、高精度和大型化發(fā)展，機(jī)械設(shè)備的任何部件出現(xiàn)故障都可能降低加工精度，帶來較大的經(jīng)濟(jì)損失，甚至危及人身安全。機(jī)械部件的振動(dòng)狀態(tài)監(jiān)測已成為生產(chǎn)中的一個(gè)必不可少的環(huán)節(jié)，并對相應(yīng)機(jī)械部件進(jìn)行早期的故障預(yù)測。文中采用FPGA為核心開發(fā)振動(dòng)信號采集系統(tǒng)，對數(shù)據(jù)采集模塊及通訊模塊進(jìn)行了同步設(shè)計(jì)。

1 總體設(shè)計(jì)

振動(dòng)信號采集系統(tǒng)以FPGA芯片為核心，通過A/D轉(zhuǎn)換芯片采集振動(dòng)信號，然后通過RS-422串行總線接口將采集的數(shù)據(jù)傳輸給上位機(jī)，在故障診斷軟件以作出相應(yīng)的診斷處理。振動(dòng)信號采集系統(tǒng)的硬件按照功能模塊可以劃分為信號調(diào)理電路、A/D轉(zhuǎn)換電路、FPGA控制邏輯和RS-422接口轉(zhuǎn)換電路，系統(tǒng)硬件結(jié)構(gòu)如圖1所示。

系統(tǒng)硬件各個(gè)功能模塊的作用如下：

1)信號調(diào)理電路：信號調(diào)理電路主要對由集成電路壓

電式(Integrated Circuit Piezoelectricity，ICP)加速度傳感器采集到的振動(dòng)信號進(jìn)行調(diào)理驅(qū)動(dòng)、放大和抗混疊濾波處理，使模數(shù)轉(zhuǎn)換器(Analog to Digital Converter ADC)芯片能夠獲取該振動(dòng)信號，并作出進(jìn)一步處理工作。

2)A/D轉(zhuǎn)換電路：A/D轉(zhuǎn)換電路將經(jīng)過信號調(diào)理的信號進(jìn)行模/數(shù)轉(zhuǎn)換，并將轉(zhuǎn)換結(jié)果傳送至FPGA進(jìn)行數(shù)據(jù)采集，此功能電路決定了整個(gè)系統(tǒng)的分辨率和采集精度。

3)FPGA控制邏輯：FPGA芯片是該主控模塊的核心部分，控制振動(dòng)信號的采集和數(shù)據(jù)傳輸，此功能電路控制著系統(tǒng)的采樣周期。

4)RS422接口轉(zhuǎn)換電路：將A/D轉(zhuǎn)換后的數(shù)字信號，通過RS422總線傳輸?shù)缴衔粰C(jī)。

2 硬件電路設(shè)計(jì)

2.1 恒流源電路

系統(tǒng)采用ICP集成電路壓電式加速度傳感器檢測被測設(shè)備的振動(dòng)信號，它將傳統(tǒng)壓電加速度傳感器和放大器集于一體，供電和信號輸出共用同一根電纜，通過恒流源為其供電，輸出信號經(jīng)過信號調(diào)理電路后連接單片機(jī)進(jìn)行測試，使采集系統(tǒng)得到了簡化，減少電纜的數(shù)量，同時(shí)省去了電荷放大器，降低了成本。

ICP傳感器所需的供電電源必須能夠提供18～30 V的直流電壓以及2～20 mA的恒定電流。由于傳感器共用電源線與信號輸出線，所以它的輸出信號會包含一個(gè)8～14 V的直流偏置電壓，通過去耦電容濾除信號中的直流分量。

本系統(tǒng)采用TI公司的三端可調(diào)恒流源器件LM334芯片。LM334為單片三端可調(diào)恒流源，實(shí)際應(yīng)用中，改變連接電阻就可構(gòu)成不用獨(dú)立電源的兩端理想電流浮置源，改變R可以改變恒流源的電流值，其公式為：

系統(tǒng)中設(shè)置為LM334的工作電壓28 V，電阻R標(biāo)稱值33 Ω，輸出電流為2 mA。

2.2 信號調(diào)理模塊的設(shè)計(jì)

2.2.1 隔離、放大電路設(shè)計(jì)

ICP加速度傳感器輸出信號包含有直流偏置電壓，電路設(shè)計(jì)隔直電容C1和C2濾除此直流分量，然后采用精密儀表運(yùn)算放大器芯片實(shí)現(xiàn)對模擬信號的放大處理，通過調(diào)節(jié)外部比例電阻可完成增益從1至10 000之間的任意選擇。 隔離、放大電路的原理圖如圖2所示。

N1為精密儀表運(yùn)算放大器，其增益值依據(jù)下式可計(jì)算得出：

式中：G為電壓放大增益;Rref為比例參考電阻，單位Ω。

現(xiàn)階段取Rref開路，即Rref=∞，計(jì)算可知G=1。

R1、R2為輸入端匹配電阻，標(biāo)稱值4.7 kΩ。

R3、R4為開路接地電阻，標(biāo)稱值1 MΩ。

C1、C2為輸入端隔直電容，標(biāo)稱值0.1μF，額定電壓值50 V。通過C1，C2和R3，R4構(gòu)成的高通電路，-3 dB截至頻點(diǎn)是15.92 Hz，對信號進(jìn)行隔直處理，同時(shí)不影響采集信號。

C3、C4、C5為精密儀表運(yùn)算放大器輸入端的濾波電容，標(biāo)稱值為0.001μF、0.01μF、0.001μF，與R1、R2構(gòu)成低通電路，對共模信號的-3 dB截至頻點(diǎn)是33.87 kHz，對于差模信號的-3 dB截至頻點(diǎn)是1 610 Hz，有效的濾除進(jìn)入采集電路的干擾信號。

2.2.2 抗混濾波電路設(shè)計(jì)

經(jīng)過放大處理后的振動(dòng)信號會混雜有高頻干擾信號，這些高頻信號就會產(chǎn)生頻率混疊現(xiàn)象，造成采集系統(tǒng)的精度下降。

抗混濾波電路采用二階壓控電壓源低通濾波電路，濾波器的截止頻率則由電阻R1、R2和電容C1、C2控制。二階低通濾波電路的原理圖如圖3所示。

濾波電路設(shè)計(jì)參數(shù)如下：
R1=R2=15 kΩ，R3=R4=10 kΩ，C1=C2=10nF;

二階低通濾波電路的傳遞函數(shù)為：

式中：A(s)為開環(huán)增益;Q為等效品質(zhì)因數(shù);ωn為電路的特征角頻率s。

其中Avf=1+R3/R4=2，Q=1/(3-Avf)=1>0，故A(s)的極點(diǎn)全部位于左半s平面，電路不會產(chǎn)生自激震蕩。

另一方面，由濾波電路傳遞函數(shù)可得幅頻響應(yīng)表達(dá)式為：

可以計(jì)算出，其在ω/ωn=10時(shí)，幅頻特性曲線有-40 dB的衰減，電路的幅頻響應(yīng)具有較好的低通特性，濾波器截止頻率f=1/2πRC≈1 062 Hz。

2.3 數(shù)據(jù)采集模塊的設(shè)計(jì)

數(shù)據(jù)采集模塊主要圍繞A/D轉(zhuǎn)換芯片展開設(shè)計(jì)，系統(tǒng)選用單通道的16位A/D轉(zhuǎn)換芯片進(jìn)行采樣，采樣頻率最高分別可達(dá)100 ksps。目標(biāo)采樣的振動(dòng)信號的頻率一般為低頻信號，設(shè)計(jì)采集系統(tǒng)的檢測5 kHz頻率范圍內(nèi)的振動(dòng)信號，按照香農(nóng)采樣定理，A/D轉(zhuǎn)換芯片的采集速率應(yīng)不小于10 k每秒，100 ksps的A/D轉(zhuǎn)換芯片完全可以滿足本系統(tǒng)需求。

由于A/D轉(zhuǎn)換芯片輸出電平為5 V的TTL電平，需要配置電平轉(zhuǎn)換芯片，將5 V電平轉(zhuǎn)換為3.3 V電平，再送入現(xiàn)場可編程門陣列(Field Programmable Gate Arrays，F(xiàn)PGA)，完成對采集電路中A/D轉(zhuǎn)換芯片的時(shí)序控制。

A/D轉(zhuǎn)換公式：A/D芯片采集到的數(shù)值為0～0xFFFF的16位二進(jìn)制數(shù)，對應(yīng)-10 V～+10 V的電壓，電壓轉(zhuǎn)換計(jì)算公式如下：

2.4 通訊模塊的設(shè)計(jì)

RS-422驅(qū)動(dòng)電路由UART協(xié)議、電平轉(zhuǎn)換和接口電路組成，其中協(xié)議轉(zhuǎn)換由可編程邏輯實(shí)現(xiàn)。串行接口數(shù)據(jù)格式為：1個(gè)起始位，8個(gè)數(shù)據(jù)位，奇校驗(yàn)位，1個(gè)停止位，工作頻率設(shè)計(jì)在115 200 bps。FPGA芯片將采集到的AD轉(zhuǎn)換后數(shù)據(jù)轉(zhuǎn)發(fā)到RS-422總線。由于AD采集芯片為16 bit，所以在設(shè)置先發(fā)數(shù)據(jù)的高8 bit，再發(fā)送數(shù)據(jù)的低8 bit。