FIR 實現(xiàn)架構(gòu) - 利用高性能FPGA開發(fā)出用于MIMO無線通信系統(tǒng)的頻變預(yù)編碼內(nèi)核

不同的 FIR 實現(xiàn)架構(gòu)會產(chǎn)生不同的 FPGA 資源使用。表 1 對不同實現(xiàn)架構(gòu)中 128 抽頭復(fù)數(shù)非對稱 FIR 濾波器中所使用的復(fù)數(shù)乘法器 (CM) 進(jìn)行了比較。我們假設(shè) IQ 數(shù)據(jù)速率是 30.72Msps（20 MHz 帶寬 LTE-Advanced 信號）。

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全并行實現(xiàn)架構(gòu)非常簡單直接，可輕松地映射至直接型 FIR 架構(gòu)，但這種實現(xiàn)架構(gòu)需要使用大量 CM 資源。全串行實現(xiàn)架構(gòu)使用的 CM 資源數(shù)量最少，得益于其能以時分復(fù)用 (TDM) 方式與 128 個操作共享相同的 CM 單元。但其運行時鐘速率是最先進(jìn)的 FPGA 都不可能達(dá)到的。

比較現(xiàn)實的解決方案是選用部分并行實現(xiàn)架構(gòu)，該架構(gòu)將連續(xù)的長濾波器鏈分成幾段并行級。表 1 給出了兩個實例。我們選擇使用方案 A，因為該方案的 CM 使用量最少，而且時鐘速率合理。事實上，我們可以通過控制數(shù)據(jù)速率、時鐘速率和連續(xù)級數(shù)來決定最終的架構(gòu)

其中 N 和 N 代表濾波器長度和連續(xù)級的數(shù)量。然后，我們創(chuàng)建三個主要模塊：

1、系數(shù)存儲模塊：我們使用高性能雙端口 Block RAM 來存儲需要加載到 FIR 系數(shù) RAM 中的 IQ 系數(shù)。用戶可以選擇何時將系數(shù)上載到存儲設(shè)備中以及何時通過 wr 和 rd 控制信號來更新 FIR 濾波器的系數(shù)。

2、數(shù)據(jù) TDM 管線化模塊：我們將采樣率為 30.72 MHz 的輸入 IQ 數(shù)據(jù)進(jìn)行多路復(fù)用，以生成采樣率更高的 8 個流水線 (NSS = 8)（采樣率較高，為 30.72×128÷8 = 491.52 MHz）。然后，我們將這些數(shù)據(jù)流送入四分支的線性卷積 (4B-LC) 模塊。

3、4B-LC 模塊：該模塊包含四條獨立的復(fù)數(shù) FIR 濾波器鏈，每條都利用相同的部分并行架構(gòu)實現(xiàn)。例如，圖 3 中給出的分支 1。 分支 1 包含四個被寄存器隔離以獲得更好時序特性的子處理級：FIR 系數(shù) RAM (cRAM) 順序?qū)懭牒筒⑿凶x取級；復(fù)數(shù)乘法級；復(fù)數(shù)加法級；以及分段累積和下采樣級。

為了把內(nèi)核的 I/O 數(shù)量降到最低，我們的第一級就需要創(chuàng)建順序?qū)懭氩僮饕员阋?TDM 方式從存儲設(shè)備向 FIR cRAM 加載系數(shù)（每個 cRAM 包含 16 = 128/8 個 IQ 系數(shù)）。我們設(shè)計了并行讀取操作用以同時將 FIR 系數(shù)送至 CM 內(nèi)核。

在復(fù)數(shù)乘法級，為將 DSP48 使用量減至最少，我們選擇高效的、完全管線化的三重乘法器架構(gòu)來執(zhí)行復(fù)數(shù)乘法運算，代價是產(chǎn)生六倍的時延周期。

接下來，復(fù)數(shù)加法級將 CM 的輸出聚合成單個數(shù)據(jù)流。最后，分段累積和下采樣級在 16 個時間周期內(nèi)累積臨時子流，以導(dǎo)出 128 抽頭 FIR 濾波器的相應(yīng)線性卷積結(jié)果，并降低高速數(shù)據(jù)流的采樣速度以匹配本系統(tǒng)的數(shù)據(jù)采樣率，即 30.72 MHz。

設(shè)計驗證

我們分兩步執(zhí)行 IP 驗證。首先，我們將 FPGA_HLP_Core 的輸出與 Simulink 中的參考雙精度多分支 FIR 內(nèi)核進(jìn)行比較。我們發(fā)現(xiàn)，在 16 位分辨率版本中,我們已成功實現(xiàn)小于 0.04% 的相對幅值誤差。較大的數(shù)據(jù)寬度能提供更好的性能，但代價是消耗更多資源。

功能驗證完成后，就需要驗證芯片性能。因此，我們的第二個步驟是在 Vivado 設(shè)計套件 2015.1 中針對 Zynq?-7000 All Programmable SoC 的 FPGA 架構(gòu)（相當(dāng)于一個 Kintex? xc7k325tffg900-2）對所創(chuàng)建的 IP 進(jìn)行綜合與實現(xiàn)。憑借工具的綜合與默認(rèn)實現(xiàn)設(shè)置中具備的完整層級，我們創(chuàng)建了一個具有清晰注冊層級的完全管線化設(shè)計，因而在 491.52 MHz 的內(nèi)部處理時鐘速率下不難實現(xiàn)所要求的時序。

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可擴展性演示
我們設(shè)計的 HLP IP 便于用來創(chuàng)建更大的大規(guī)模 MIMO 預(yù)編碼內(nèi)核。表 2 列出了一些應(yīng)用方案以及重要資源的使用情況。

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您需要一個額外的聚合級以提交最后的預(yù)編碼結(jié)果。例如圖 4 所示，通過插入四個 HLP 內(nèi)核以及一個額外管線化數(shù)據(jù)聚合級，很容易構(gòu)建一個 4x4 預(yù)編碼內(nèi)核。

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