大唐電信FPGA/CPLD數(shù)字電路設(shè)計經(jīng)驗分享（5）

2.6.3 多級邏輯時鐘

當產(chǎn)生門控時鐘的組合邏輯超過一級(即超過單個的“與”門或“或”門)時，證設(shè)計項目的可靠性變得很困難。即使樣機或仿真結(jié)果沒有顯示出靜態(tài)險象，但實際上仍然可能存在著危險。通常，我們不應(yīng)該用多級組合邏輯去鐘控PLD設(shè)計中的觸發(fā)器。

圖7給出一個含有險象的多級時鐘的例子。時鐘是由SEL引腳控制的多路選擇器輸出的。多路選擇器的輸入是時鐘(CLK)和該時鐘的2分頻(DIV2)。由圖7 的定時波形圖看出，在兩個時鐘均為邏輯1的情況下，當SEL線的狀態(tài)改變時，存在靜態(tài)險象。險象的程度取決于工作的條件。 多級邏輯的險象是可以去除的。例如，你可以插入“冗余邏輯”到設(shè)計項目中。然而，PLD/FPGA編譯器在邏輯綜合時會去掉這些冗余邏輯，使得驗證險象是否真正被去除變得困難了。為此，必須應(yīng)尋求其它方法來實現(xiàn)電路的功能。

圖7 有靜態(tài)險象的多級時鐘

圖8給出圖7電路的一種單級時鐘的替代方案。圖中SEL引腳和DIV2信號用于使能D觸發(fā)器的使能輸入端，而不是用于該觸發(fā)器的時鐘引腳。采用這個電路并不需要附加PLD的邏輯單元，工作卻可靠多了。 不同的系統(tǒng)需要采用不同的方法去除多級時鐘，并沒有固定的模式。

圖8 無靜態(tài)險象的多級時鐘（這個電路邏輯上等效于圖7，但卻可靠的多）

2.6.4 行波時鐘

另一種流行的時鐘電路是采用行波時鐘，即一個觸發(fā)器的輸出用作另一個觸發(fā)器的時鐘輸入。如果仔細地設(shè)計，行波時鐘可以象全局時鐘一樣地可靠工作。然而，行波時鐘使得與電路有關(guān)的定時計算變得很復(fù)雜。行波時鐘在行波鏈上各觸發(fā)器的時鐘之間產(chǎn)生較大的時間偏移，并且會超出最壞情況下的建立時間、保持時間和電路中時鐘到輸出的延時，使系統(tǒng)的實際速度下降。

用計數(shù)翻轉(zhuǎn)型觸發(fā)器構(gòu)成異步計數(shù)器時常采用行波時鐘，一個觸發(fā)器的輸出鐘控下一個觸發(fā)器的輸入，參看圖9同步計數(shù)器通常是代替異步計數(shù)器的更好方案，這是因為兩者需要同樣多的宏單元而同步計數(shù)器有較快的時鐘到輸出的時間。圖10給出具有全局時鐘的同步計數(shù)器，它和圖9功能相同，用了同樣多的邏輯單元實現(xiàn)，卻有較快的時鐘到輸出的時間。幾乎所有PLD開發(fā)軟件都提供多種多樣的同步計數(shù)器。

圖9 行波時鐘

圖10 行波時鐘轉(zhuǎn)換成全局時鐘

(這個3位計數(shù)器是圖9異步計數(shù)器的替代電路，它用了同樣的3個宏單元，但有更短的時鐘到輸出的延時)

2.6.5 多時鐘系統(tǒng)

許多系統(tǒng)要求在同一個PLD內(nèi)采用多時鐘。最常見的例子是兩個異步微處理器器之間的接口，或微處理器和異步通信通道的接口。由于兩個時鐘信號之間要求一定的建立和保持時間，所以，上述應(yīng)用引進了附加的定時約束條件。它們也會要求將某些異步信號同步化。

圖11給出一個多時鐘系統(tǒng)的實例。CLK_A用以鐘控REG_A，CLK_B用于鐘控REG_B，由于REG_A驅(qū)動著進入REG_B的組合邏輯，故CLK_A的上升沿相對于CLK_B的上升沿有建立時間和保持時間的要求。由于REG_B不驅(qū)動饋到REG_A的邏輯，CLK_B的上升沿相對于CLK_A沒有建立時間的要求。此外，由于時鐘的下降沿不影響觸發(fā)器的狀態(tài)，所以CLK_A和CLK_B的下降沿之間沒有時間上的要求。如圖4，2．II所示，電路中有兩個獨立的時鐘，可是，在它們之間的建立時間和保持時間的要求是不能保證的。在這種情況下，必須將電路同步化。圖12 給出REG_A的值(如何在使用前)同CLK_B同步化。新的觸發(fā)器REG_C由GLK_B觸控，保證REG_G的輸出符合REG_B的建立時間。然而，這個方法使輸出延時了一個時鐘周期。

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圖ll 多時鐘系統(tǒng) (定時波形示出CLK_A的上升沿相對于CLK_B的上升沿有建立時間和保持時間的約束條件)

圖12 具有同步寄存器輸出的多時鐘系統(tǒng) (如果CLK_A和CLK_B是相互獨立的，則REG—A的輸出必須在它饋送到1REG_B之前，用REG_C同步化)

在許多應(yīng)用中只將異步信號同步化還是不夠的，當系統(tǒng)中有兩個或兩個以上非同源時鐘的時候，數(shù)據(jù)的建立和保持時間很難得到保證，我們將面臨復(fù)雜的時間問題。最好的方法是將所有非同源時鐘同步化。使用PLD內(nèi)部的鎖項環(huán)（PLL或DLL）是一個效果很好的方法，但不是所有PLD都帶有PLL、DLL，而且?guī)в蠵LL功能的芯片大多價格昂貴，所以除非有特殊要求，一般場合可以不使用帶PLL的PLD。 這時我們需要使用帶使能端的D觸發(fā)器，并引入一個高頻時鐘。

圖13 不同源時鐘

如圖13所示，系統(tǒng)有兩個不同源時鐘，一個為3MHz，一個為5MHz，不同的觸發(fā)器使用不同的時鐘。為了系統(tǒng)穩(wěn)定，我們引入一個20MHz時鐘，將3M和5M時鐘同步化，如圖15所示。 20M的高頻時鐘將作為系統(tǒng)時鐘，輸入到所有觸發(fā)器的的時鐘端。3M_EN 和5M_EN將控制所有觸發(fā)器的使能端。即原來接3M時鐘的觸發(fā)器，接20M時鐘，同時3M_EN 將控制該觸發(fā)器使能 ，原接5M時鐘的觸發(fā)器，也接20M時鐘，同時5M_EN 將控制該觸發(fā)器使能。 這樣我們就可以將任何非同源時鐘同步化。

圖14 同步化任意非同源時鐘

（一個DFF和后面非門，與門構(gòu)成時鐘上升沿檢測電路）

另外，異步信號輸入總是無法滿足數(shù)據(jù)的建立保持時間，容易使系統(tǒng)進入亞穩(wěn)態(tài)，所以也建議設(shè)計者把所有異步輸入都先經(jīng)過雙觸發(fā)器進行同步化.

小結(jié)：穩(wěn)定可靠的時鐘是系統(tǒng)穩(wěn)定可靠的重要條件，我們不能夠?qū)⑷魏慰赡芎忻痰妮敵鲎鳛闀r鐘信號，并且盡可能只使用一個全局時鐘，對多時鐘系統(tǒng)要注意同步異步信號和非同源時鐘。

2.6.6 多時鐘系統(tǒng)設(shè)計的一些方法：

如果時鐘間存在著固定的頻率倍數(shù)，這種情況下它們的相位一般具有固定關(guān)系，可以采用下述方法處理；

使用高頻時鐘作為工作時鐘，使用低頻時鐘作為使能信號，當功耗不作為首要因素時建議使用這種方式；

在仔細分析時序的基礎(chǔ)上描述兩個時鐘轉(zhuǎn)換處的電路；

如果電路中存在兩個不同頻率的時鐘，并且頻率無關(guān)，可以采用如下策略：

利用高頻時鐘采樣兩個時鐘，在電路中使用高頻時鐘作為電路的工作時鐘，經(jīng)采樣后的低頻時鐘作為使能；

在時鐘同步單元中采用兩次同步法

使用握手信號

使用雙時鐘FIFO進行數(shù)據(jù)緩沖

時鐘同步化，如果系統(tǒng)中存在兩個時鐘clk_a和clk_b,設(shè)計者可以使用頻率高于max(clk_a,clk_b)兩倍的時鐘來作為采樣時鐘，兩個低頻時鐘經(jīng)過處理后可以作為觸發(fā)器的使能信號，采用這種方案的好處是整個電路采用單時鐘工作，但需要一個額外的高頻時鐘，當電路有功耗要求時，設(shè)計者應(yīng)該仔細考慮；

使用20M采樣3M和5M,syn_5M作為原來5M信號驅(qū)動寄存器的使能信號；

使用高頻時鐘采樣2個低頻時鐘原理圖

使用高頻時鐘采樣2個低頻時鐘波形圖

在構(gòu)件由兩個不同系統(tǒng)時鐘控制工作的模塊之間的同步模塊時，應(yīng)該遵守下面原則：兩個采用不同時鐘工作的寄存器之間不應(yīng)該再出現(xiàn)邏輯電路，而應(yīng)該僅僅是一種連接關(guān)系，具體如下圖所示，這種方法有利于控制建立保持時間的滿足。

握手信號機制是異步系統(tǒng)之間通信的基本方式，我們在處理不同時鐘之間的接口時，也可以采用這種方式，但需要注意的是設(shè)計者應(yīng)該仔細分析握手和應(yīng)答信號有效持續(xù)的時間，確保采樣數(shù)據(jù)的正確性。

目前各種器件中提供的雙時鐘FIFO宏單元很好的提供了對異步雙時鐘的訪問，單元的內(nèi)部有協(xié)調(diào)兩個時鐘的電路，確保讀寫的正確性?？梢岳眠@個器件完成數(shù)據(jù)的同步。

1. 采用全局時鐘，不要將時鐘參與運算。系統(tǒng)提供一定數(shù)量的全局時鐘線，在布局布線時，盡量滿足這些信號的要求以減小時鐘偏移和傾斜。如果時序安排不合理使用了較多gated clock，那么這些時鐘的偏斜就會較大，不能保障建立時間和保持時間，導(dǎo)致電路工作頻率降低或無法工作。

2. 以寄存器為邊界劃分工作模塊。在設(shè)計較大規(guī)模的電路時，分模塊設(shè)計是必不可少的，在各模塊通過之后再進行系統(tǒng)的聯(lián)調(diào)。但由于在單模塊調(diào)試和聯(lián)調(diào)時布線資源的占用緊張程度不同，使得每個模塊的輸出無法保持與單獨布線時相同，在聯(lián)調(diào)時造成困難。如果每一個模塊的輸出端口都采用寄存器輸出，那么即使在整體布局布線后，各模塊的輸出依然可以保證原來的時序，這使得聯(lián)調(diào)的工作效率大大提高。加入這些寄存器也使得電路的可測性有所提高。

3. 組合邏輯盡量采用并行結(jié)構(gòu)，降低寄存器間組合路徑的延遲是提高系統(tǒng)工作頻率最主要的手段，因此在完成相同功能的前提下應(yīng)該盡量使用并行邏輯，如圖6所示。

圖6 四輸入比較器的串行和并行實現(xiàn)

如果沒有優(yōu)先級要求應(yīng)該盡量采用case語句來描述，這樣綜合出來的電路并行度要大一些，如果采用if-then-else結(jié)構(gòu)，綜合出來的電路都是串行的，增大了時延路徑。

4. 在描述中應(yīng)該消除鎖存器，如果某個數(shù)據(jù)需要保存應(yīng)該合理安排使用寄存器，因為鎖存器在整個工作電平有效期間都對輸入敏感，輸入中的任何毛刺經(jīng)過鎖存器后都不會消除，這樣使得在其后的組合電路發(fā)生競爭冒險的可能性大為提高，影響電路性能。一些不適當?shù)拿枋鲆矔沟卯a(chǎn)生不必要的鎖存器，增加了電路的面積。

5. 在設(shè)計中應(yīng)該盡量采用同步設(shè)計，信號被時鐘采樣后再參與邏輯運算，這樣可以隔斷組合路徑，也可以消除毛刺。在設(shè)計中，組合信號的輸出不允許反饋作為該組合邏輯的輸入，這樣可以避免組合環(huán)。