基于FPGA的線陣CCD子圖像提取模塊的設(shè)計與仿真

　　0 引言

　　在工業(yè)生產(chǎn)自動化系統(tǒng)中，通過計算機(jī)視覺和圖像處理技術(shù)來實現(xiàn)產(chǎn)品的質(zhì)量監(jiān)測和控制，已逐漸成為一種有效的應(yīng)用技術(shù)。線陣CCD 圖像傳感器廣泛地應(yīng)用于產(chǎn)品尺寸測量和分類、非接觸尺寸測量、條形碼、形態(tài)識別等眾多領(lǐng)域。在圖像檢測系統(tǒng)中，應(yīng)具備一個高速的子圖像提取和輸出模塊，本文采用FPGA 器件EP3C25F256C8 和CCD 線陣圖像傳感器RL1024P，實現(xiàn)線陣CCD 圖像檢測系統(tǒng)中的子圖像提取和輸出功能。

　　1 子圖像提取模塊的設(shè)計

　　子圖像提取模塊的功能可描述為：采用FPGA 器件實現(xiàn)，根據(jù)串行輸入的黑白圖像和同步信號，提取該圖像中設(shè)定尺寸大小的子圖像。假設(shè)輸入圖像大小為i * j，某一像素點的坐標(biāo)位置為（X，Y），要取出子圖像的大小為m * n，則用c 代碼描述為：for（b=0;b《j ; b++）{for （a=0;a《i; a++）{ // 取出Xa，Yb 到 Xa+m，Yb+n 的子圖像；} }

　　根據(jù)系統(tǒng)設(shè)計的要求，線陣CCD 圖像采集模塊采用串行的方式輸出1×1024 像素的一行圖像，子圖像提取模塊接收該圖像數(shù)據(jù)、緩沖、再輸出16×16 像素的子圖像。子圖像提取模塊的外部端口，如圖1 所示。主要信號有：像素同步時鐘信號CCD_CLK、像素數(shù)據(jù)CCD_DATA、當(dāng)前輸入像素的坐標(biāo)CCD_ADDR［90］ ;另外，N_RST 和SYS_CLK 為系統(tǒng)提供的復(fù)位信號和處理時鐘信號。其中，每個CCD_CLK 的上升沿出現(xiàn)時CCD_DATA 像素有效，且該像素所在的位置為CCD_ADDR［90］ 值。

　　為了實現(xiàn)每個CCD_CLK 周期內(nèi)均輸出一個子圖像，SYS_CLK應(yīng)該為CCD_CLK 的10 倍左右。

　　本文采用“圖像轉(zhuǎn)置緩沖區(qū)”的方法來實現(xiàn)子圖像提取模塊。“圖像轉(zhuǎn)置緩沖區(qū)”是一個按行寫入（更新）、按列讀出的一個RAM 緩沖區(qū)。在FPGA 內(nèi)部設(shè)置一個1024 個單元的RAM 緩沖區(qū)，每個單元的位寬為16bits.線陣CCD 采集模塊輸出的線陣圖像與子圖像的關(guān)系，如圖2 所示。其中，第0 行表示圖像的當(dāng)前行，第N 行為歷史行，每行有1024 個像素，按照p0 至p1023 的像素順序輸出。假設(shè)當(dāng)前CCD_CLK 輸入的像素為第0行的p16 像素，則其對應(yīng)的16X16 子圖像為圖中的陰影部分。

　　“圖像轉(zhuǎn)置緩沖區(qū)”RAM 塊存儲圖像的結(jié)構(gòu)，如圖3 所示。

　　RAM 塊共有1024 個單元，每個單元為16 位的寬度，可存放最近的16 行圖像數(shù)據(jù)。對比圖2 和圖3，可以發(fā)現(xiàn)，RAM 塊的地址編號相當(dāng)于線陣CCD 圖像的某一行像素的位置，某個RAM單元的位D15 ~ D0 對應(yīng)某一列的最近16 個像素，相當(dāng)于對線陣圖像轉(zhuǎn)置后再存放到RAM 塊中。對RAM 緩沖區(qū)進(jìn)行寫操作時，由于線陣CCD 圖像的數(shù)據(jù)是按行逐位輸入的，每個CCD_CLK 時鐘上升沿出現(xiàn)時，僅需更新RAM 緩沖區(qū)中當(dāng)前像素對應(yīng)的比特，因此在邏輯上是根據(jù)圖像按行寫入RAM 區(qū)的。在FPGA器件中，可設(shè)計一個狀態(tài)機(jī)來實現(xiàn)“圖像轉(zhuǎn)置緩沖區(qū)”的讀寫操作，如圖4 所示。

　　子圖像提取模塊輸出的子圖像有256 個像素，在FPGA 內(nèi)部通過寄存器暫存上一個輸出的子圖像；當(dāng)更新RAM 區(qū)的某個像素時，把16X16 的滑動窗口向右移動一列像素的位置，把滑動窗口內(nèi)的數(shù)據(jù)作為輸出，就可以得到新的子圖像。

　　2 設(shè)計仿真

　　在本文的設(shè)計仿真中，由于用到圖像文件的解析和圖像顯示，因此借助MATLAB 和Modelsim 軟件，通過文件讀寫的方式實現(xiàn)的聯(lián)合仿真，可使仿真處理更加便捷和直觀。其中，MATLAB 用來把圖像文件轉(zhuǎn)換為輸入的像素，以及顯示輸出的子圖像；Modelsim 用來仿真和驗證FPGA 設(shè)計是否正確。

　　本文使用MATLAB 和Modelsim 進(jìn)行聯(lián)合仿真，主要有以下三個步驟。第一步，在MATLAB 中編寫m 文件，讀取bmp 位圖文件并把像素數(shù)據(jù)寫入文件datain.txt 中，作為ModelSim仿真的輸入激勵信號。第二步，在ModelSim 中，用VHDL 編寫Testbench 測試文件，讀取datain.txt 文件，產(chǎn)生與CCD_CLK 同步的像素信號；編寫DO 文件進(jìn)行自動化仿真，再把仿真輸出的子圖像數(shù)據(jù)保存在dataout.txt 文件中。第三步，在MATLAB 中編寫m 文件，解析dataout.txt 文件，依次顯示為16×16 的黑白圖片序列，確定仿真結(jié)果是否正確。本設(shè)計仿真輸入的圖像及輸出的子圖像序列，如圖5 所示。從仿真結(jié)果可知，設(shè)計方法是正確的，仿真結(jié)果符合設(shè)計功能的要求。

　　3 結(jié)束語

　　應(yīng)用線陣CCD 圖像傳感器進(jìn)行產(chǎn)品檢測時，連續(xù)、高速地輸出子圖像序列是必不可少的重要環(huán)節(jié)，采用FPGA 實現(xiàn)子圖像序列的提取和輸出，有多種不同的設(shè)計方法。本文采用“圖像轉(zhuǎn)置緩沖區(qū)”和狀態(tài)機(jī)的方式，來實現(xiàn)系統(tǒng)所要求的子圖像提取和輸出的功能，并用MATLAB 和ModelSim 工具軟件對設(shè)計進(jìn)行了聯(lián)合仿真，該方法具有FPGA 資源占用少、結(jié)構(gòu)簡單、高速處理，以及便捷和直觀的特點，對其他類似的FPGA 設(shè)計項目有很好的參考作用。