典型數(shù)字邏輯模塊的關(guān)鍵設(shè)計點 - 基于FPGA的多普勒測振計信號采集與處理系統(tǒng)設(shè)計方案

　　下面將介紹幾個典型數(shù)字邏輯模塊的關(guān)鍵設(shè)計點。

　?。?）時鐘模塊

　　本設(shè)計中外部晶振提供給FPGA的時鐘為50 MHz，時鐘模塊的功能就是根據(jù)設(shè)計要求，利用鎖相環(huán)以及使能時鐘的設(shè)計方法為各個模塊提供所需的時鐘信號。通過鎖相環(huán)配置工具將50 MHz的系統(tǒng)時鐘進行1/2分頻，從而產(chǎn)生頻率為25 MHz并滿足時序約束的主時鐘。使能時鐘設(shè)計，即不增加新的時鐘，而只是利用原有主時鐘，讓分頻信號作為使能信號來使用，通過該設(shè)計對主時鐘進行1/16 分頻，為信號處理模塊提供工作時鐘。

　?。?）A/D邏輯模塊

　　A/D 邏輯模塊的任務(wù)是根據(jù)ADS1174 的轉(zhuǎn)換時序圖，在芯片的引腳發(fā)出或接收相應(yīng)的信號，使得ADS1174完成啟動、配置和數(shù)據(jù)讀取操作。其控制操作如下：首先配置ADS1174 的相關(guān)參數(shù)，包括運行模式、接口類型等，然后通過查詢ADS1174的DRDY信號來判定數(shù)據(jù)轉(zhuǎn)換是否完成，開始讀取數(shù)據(jù)，最后將讀得數(shù)據(jù)進行串并轉(zhuǎn)換，同時完成數(shù)據(jù)的緩存。A/D邏輯模塊每完成一次信號采樣，則等待下一次觸發(fā)脈沖的到來。

　?。?）數(shù)據(jù)處理模塊

　　數(shù)據(jù)處理模塊的功能是提取出多普勒測振計信號中的頻移信號，本設(shè)計采用如圖4 所示的信號處理算法，通過微分和乘加運算，同時結(jié)合流水線的設(shè)計方法來實現(xiàn)。微分運算的處理是將前一個數(shù)據(jù)延遲一個單位時間，用當(dāng)前的數(shù)據(jù)減去前一個數(shù)據(jù)得到的。通過宏模塊構(gòu)建16 b × 16 b有符號乘法器來實現(xiàn)乘法運算，同時為了避免溢出，對乘法運算結(jié)果適當(dāng)截位。相關(guān)除法器操作則與乘法器類似。

　?。?）雙口RAM模塊

　　本文設(shè)計中雙口RAM 用于存儲經(jīng)過處理的數(shù)據(jù)，一方面通過RS 232 接口提供給上位機操作，另一方面通過DAC8551轉(zhuǎn)換成模擬信號。雙口RAM擁有兩套完全獨立的數(shù)據(jù)線、地址線和讀寫控制線，并允許兩個獨立的系統(tǒng)或設(shè)備同時對其進行隨機性訪問。該雙口RAM 模塊是通過調(diào)用Quartus Ⅱ自帶的參數(shù)化模型庫實現(xiàn)的，容量為4 KB.

　?。?）數(shù)據(jù)通信模塊

　　RS 232采用的是異步通信協(xié)議，基本的異步通信只需包括通信發(fā)送端和通信接收端兩根信號線。該模塊由三個子模塊組成：波特率發(fā)送器模塊、數(shù)據(jù)發(fā)送模塊、數(shù)據(jù)接收模塊。波特率發(fā)生器模塊主要用于產(chǎn)生接收模塊和發(fā)送模塊的時鐘頻率，其實質(zhì)是一個分頻器，數(shù)據(jù)接收模塊的作用就是將接收到的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)并輸出，數(shù)據(jù)發(fā)送模塊的作用相當(dāng)于一個移位寄存器，其功能就是按照一定的波特率將移位寄存器中的數(shù)據(jù)一位一位移出。數(shù)據(jù)收發(fā)過程是通過狀態(tài)機實現(xiàn)的，設(shè)計中波特率發(fā)生器模塊的輸出時鐘為實際串口數(shù)據(jù)波特率的16倍，當(dāng)輸入線路邏輯發(fā)生跳變時，開啟采樣計數(shù)器，當(dāng)計數(shù)器計數(shù)到起始位數(shù)據(jù)中間時刻時即可認定接收到的數(shù)據(jù)是起始位數(shù)據(jù)，依次類推，只有計數(shù)器計數(shù)到每個數(shù)據(jù)的中間位置時才開始采集該數(shù)據(jù)。

　　3 仿真驗證

　　激光多普勒測振計信號采集與處理系統(tǒng)采用MentorGraphics公司Modelsim軟件進行仿真驗證。數(shù)據(jù)通信模塊仿真波形如圖5所示。其中，first發(fā)生跳變會引起數(shù)據(jù)發(fā)送使能信號的翻轉(zhuǎn)，從而給UART傳輸系統(tǒng)中數(shù)據(jù)發(fā)送模塊一個使能信號。clk16x_rx，clk16x_tx是由波特率發(fā)送器產(chǎn)生的16倍于系統(tǒng)時鐘的信號，分別作用于數(shù)據(jù)接收模塊和數(shù)據(jù)發(fā)送模塊。按照時間順序由低字節(jié)到高字節(jié)發(fā)送一幀數(shù)據(jù)0，1，0，0，1，1，1，0，1，1，當(dāng)數(shù)據(jù)發(fā)送使能信號低電平有效時，被采樣的數(shù)據(jù)經(jīng)由數(shù)據(jù)發(fā)送模塊發(fā)送出來。由此證明數(shù)據(jù)通信模塊能夠正常工作。

　　系統(tǒng)仿真波形如圖6 所示。dina，dinb 是由計算機隨機產(chǎn)生的兩路多普勒正交信號，經(jīng)過ADS1174 模數(shù)轉(zhuǎn)換輸出給FPGA，經(jīng)過信號處理模塊、雙口RAM 模塊以及DA控制模塊，從dout口輸出給DAC8551芯片進行數(shù)模轉(zhuǎn)換。

　　4 結(jié)語

　　本文主要提出了一種基于FPGA的多普勒測振計信號采集與實時處理的信號采集系統(tǒng)的設(shè)計方案，采集系統(tǒng)采樣精度為16 b，每路采樣速率為50 KSPS，兩路信號經(jīng)過FPGA 處理后解調(diào)出多普勒頻移信息，處理后的數(shù)據(jù)存儲在雙口RAM 中，通過RS 232接口快速傳輸至上位機或者數(shù)模轉(zhuǎn)換成模擬信號輸出。測試表明該設(shè)計方案能夠保證設(shè)計要求的采樣速度和精度，對于信號的實時解調(diào)和處理具有實際應(yīng)用價值。