電子工程師經(jīng)驗：FPGA設(shè)計風(fēng)格須知

　　電子發(fā)燒友網(wǎng)【整理】：在進行FPGA設(shè)計時，有很多需要我們注意的地方。具有好的設(shè)計風(fēng)格才能做出好的設(shè)計產(chǎn)品，這一點是毋庸置疑的。那么，接下來，小編就帶大家一起來看看，再進行FPGA設(shè)計時，我們都要注意哪些呢?

　　一.命名風(fēng)格：

　　1不要用關(guān)鍵字做信號名;

　　2不要在中用VERILOG關(guān)鍵字做信號名;

　　3命名信號用含義;

　　4命名I/O口用盡量短的名字;

　　5不要把信號用高和低的情況混合命名;

　　6信號的第一個字母必須是A-Z是一個規(guī)則;

　　7使模塊名、實例名和文件名相同;

　　二.編碼風(fēng)格

　　記住，一個好的代碼是其他人可以很容易閱讀和理解的。

　　1盡可能多的增加說明語句;

　　2在一個設(shè)計中固定編碼格式和統(tǒng)一所有的模塊，根從項目領(lǐng)導(dǎo)者定義的格式;

　　3把全部設(shè)計分成適合數(shù)量的不同的模塊或?qū)嶓w;

　　4在一個always/process中的所有信號必須相關(guān);

　　5不要用關(guān)鍵字或一些經(jīng)常被用來安全綜合的語法;

　　6不要用復(fù)雜邏輯;

　　7在一個if語句中的所有條件必須相關(guān);

　　三.設(shè)計風(fēng)格

　　1強烈建議用同步設(shè)計;

　　2在設(shè)計時總是記住時序問題;

　　3在一個設(shè)計開始就要考慮到地電平或高電平復(fù)位、同步或異步復(fù)位、上升沿或下降沿觸發(fā)等問題，在所有模塊中都要遵守它;

　　4在不同的情況下用if和case;

　　5在鎖存一個信號或總線時要小心;

　　6確信所有寄存器的輸出信號能夠被復(fù)位/置位;

　　7永遠不要再寫入之前讀取任何內(nèi)部存儲器(如SRAM)

　　8從一個時鐘到另一個不同的時鐘傳輸數(shù)據(jù)時用數(shù)據(jù)緩沖，他工作像一個雙時鐘FIFO;

　　9在VHDL中二維數(shù)組可以使用，它是非常有用的。在VERILOG中他僅僅可以使用在測試模塊中，不能被綜合;

　　10遵守register-in register-out規(guī)則;

　　11像synopsys的DC的綜合工具是非常穩(wěn)定的，任何bugs都不會從綜合工具中產(chǎn)生;

　　12確保FPGA版本與ASIC的版本盡可能的相似，特別是SRAM類型，若版本一致是最理想的;

　　13在嵌入式存儲器中使用BIST;

　　14虛單元和一些修正電路是必需的;

　　15一些簡單的測試電路也是需要的，經(jīng)常在一個芯片中有許多測試模塊;