龍芯處理器IP核的FPGA驗證平臺設(shè)計(3)

將已經(jīng)成熟的AMBA總線IP核的Verilog代碼通過Synplify綜合，利用Altera公司的QUARTUS Ⅱ軟件作布局布線，燒人Cyclone Ⅱ EP2C70，再用同樣的方式將新開發(fā)的EMI IP核的Verilog代碼燒入該FPGA，將其中的SDRAM控制器作為驗證示例，選取其中最簡單的訪問方式來驗證該平臺能否使用。上電后，首先要對所有內(nèi)存區(qū)（bank）預充電，經(jīng)8個自刷新周期后需要設(shè)置訪問模式，即編程模式寄存器。以上三個過程要求如下：
（1）預充電命令的發(fā)出要求：在時鐘周期的上升沿處，CS、RAS、WE為低，CAS為高。
（2）自刷新命令的發(fā)出要求：在時鐘周期的上升沿處，CS、RAS、CAS 禾口CKE保持低，WE為高。
（3）模式寄存器的激活：在時鐘的上升沿處，RAS、CAS、CS和WE為低。

當要驗證各個IP模塊（包括［NT中斷控制器、DMA控制器、LCD控制器和AC97控制器等）之間的協(xié)同工作時，燒入的代碼較多，占用的FPGA資源也較多，再加上需要實時運行，例如播放PM3實時解碼過程中，時鐘至少要求60 MHz，需要工作的IP核有總線、DMA控制器、INT中斷控制器、AC97控制器等，因此在這種情況下，最好使用Multi PointSynthesis的綜合流程和Timing driv－en的綜合與優(yōu)化策略，并使用Logic一lock約束技術(shù)和人工干預布局布線，以達到預期目的。使用該平臺對所開發(fā)的SoC的各個模塊進行了驗證，并在lO MHz～70 MHz條件下與代碼前（后）仿真結(jié)果和SoC實測結(jié)果進行了比較，發(fā)現(xiàn)該FPGA驗證平臺在多模塊、高速情況下，性能有所下降，如圖6所示，需進一步提高綜合和布局布線技術(shù)。

圖6各模塊實驗驗證結(jié)果比較

本文設(shè)計了基于國產(chǎn)龍芯I號處理器IP核的SoC的FPGA驗證平臺，介紹了怎樣利用該平臺進行軟硬件協(xié)同設(shè)計、SoC系統(tǒng)移植、IP核驗證和運行實時操作系統(tǒng)。在電壓設(shè)計、模塊選用甚至處理器核的選用方面都考慮了升級擴展技術(shù)，可為其他SoC的驗證所借鑒。驗證結(jié)果表明，基于龍芯I號CPU IP核的SoC可成功運行Linux嵌入式程序及VxWorks。