基于FPGA的LCoS驅動和圖像處理系統(tǒng)設計

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　　基于FPGA的顯示系統(tǒng)有以下優(yōu)勢：第一，LCoS尺寸小，便于實現(xiàn)微投影，利用可靈活編程的FPGA器件作為驅動控制器，這樣就可以將其做成像普通投影儀一樣的微型投影設備，使計算全息三維顯示擺脫了計算機和復雜光路的束縛，具有了更高的靈活性，為其走出實驗室提供了條件。第二，因為在傳統(tǒng)空間光調制器上得到的圖像里含有物波和參考光的復共軛像，形成了噪聲，在FPGA上可以實現(xiàn)圖像濾波去噪，使得到的圖像更清晰。第三，F(xiàn)PGA是基于可編程邏輯單元的器件，當經(jīng)過綜合、布局布線、時鐘約束的代碼燒錄到FPGA器件后，F(xiàn)PGA就將算法代碼硬件化了，可以作為專用芯片工作，其內部信號延時完全是硬件級傳輸延時。在處理數(shù)據(jù)搬移和復雜的數(shù)學運算以及一些循環(huán)操作時，例如圖像的FFT變換，F(xiàn)PGA硬件運算要比軟件運算快得多，即利用FPGA器件實現(xiàn)對軟件算法的硬件加速。

　　基于以上原因，本文設計了基于FPGA的LCoS驅動代碼及圖像的FFT變換系統(tǒng)，為計算全息三維顯示圖像處理和顯示提供了硬件平臺。

　　1 系統(tǒng)設計

　　1.1 系統(tǒng)模塊框圖：

　　該系統(tǒng)采用cycloneⅢEP3C5E144C8，該芯片有5 136個LE，95個用戶I/O，2個PLL，以及46個嵌入式乘法器和423 936 b的內部邏輯寄存器。以它豐富的資源，完全可以作為LCoS的驅動控制器件。顯示屏采用Himax的反射式LCoS屏HX7308，其分辨率為1 024×768，可以支持256級灰度顯示，具有內置的行場驅動電路，在外部輸入時鐘的上升沿和下降沿分別接收8b×4dots圖像數(shù)據(jù)，這保證了場頻可高達360 Hz。

　　系統(tǒng)的整體框圖如圖1所示。

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　　1.2 PLL及系統(tǒng)復位模塊

　　采用Altera的鎖相環(huán)IP核，外部輸入時鐘為20 MHz，經(jīng)倍頻后得到其他各模塊的驅動時鐘，以及LCoS的驅動時鐘信號。為防止系統(tǒng)異步復位時寄存器出現(xiàn)亞穩(wěn)態(tài)，設計了PLL的前級和后級D觸發(fā)器。因為鎖相環(huán)的locked引腳在鎖相環(huán)穩(wěn)定輸出后才會跳變?yōu)楦唠娖剑詾楸ＷC其他模塊得到穩(wěn)定的時鐘信號，將locked引腳和外部輸入復位信號rst_n相與后作為整個系統(tǒng)的復位信號。

　　1.3 單口ROM模塊

　　利用FPGA內部的M9K存儲器資源實現(xiàn)的單口ROM作為源圖像的數(shù)據(jù)存儲器。將分辨率為176×144(QCIF)的256階灰度位圖圖像初始化到單口ROM里，所需數(shù)據(jù)深度為25 344 B。當異步FIFO沒寫滿時，單口ROM將按圖像存儲地址依次輸出圖像數(shù)據(jù)給FFT核做快速傅里葉變換。經(jīng)過處理的圖像數(shù)據(jù)暫存到FIFO)里，等待行場時序控制器模塊取用。

　　1.4 異步FIFO模塊

　　按其數(shù)據(jù)地址最高2位分為4個區(qū)間，讀/寫指針分別對某一區(qū)間操作，當讀/寫指針相等時通過譯碼器產(chǎn)生FIFO已讀空或者已寫滿標志信號。為避免地址信號變化時出現(xiàn)冒險競爭現(xiàn)象，寫地址和讀地址指針都采用格雷碼編碼。在讀空比較子模塊和寫滿比較子模塊里加入了FI-FO“將空”和“將滿”檢驗機制，有效地保證了FIFO正確無誤的工作。在寫時鐘wrclk的上升沿，異步FIFO每個地址對應的存儲單元里被寫入8bits數(shù)據(jù)，在讀時鐘rdclk的上升沿，F(xiàn)IFO四塊連續(xù)地址上的32bits數(shù)據(jù)輸出，即讀FIFO的速率相當于寫FIFO速率的4倍速。

　　1.5 I2C狀態(tài)機模塊

　　沒有滿足I2C配置條件時，狀態(tài)機處于空閑狀態(tài)，當滿足I2C配置條件時，狀態(tài)機在狀態(tài)標志位的控制下依次輸出配置地址和配置數(shù)據(jù)。當數(shù)據(jù)配置結束時，狀態(tài)機產(chǎn)生停止信號，并拉高輸出引腳iic_config，通知行場時序控制器模塊開始工作，這樣保證了LCoS屏能在正確配置下工作。狀態(tài)機工作原理如圖2所示。

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