現(xiàn)代集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大。一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘。多時(shí)鐘帶來的一個(gè)問題就是，如何設(shè)計(jì)異步時(shí)鐘之間的接口電路。異步 FIFO（First In First Out）是解決這個(gè)問題的一種簡(jiǎn)便、快捷的解決方案。##異步FIFO的VHDL語(yǔ)言實(shí)現(xiàn)
2014-05-28 10:56:41
3405 大家好，又到了每日學(xué)習(xí)的時(shí)間了，今天我們來聊一聊基于FPGA的異步FIFO的實(shí)現(xiàn)。 一、FIFO簡(jiǎn)介 FIFO是英文First In First Out 的縮寫，是一種先進(jìn)先出的數(shù)據(jù)緩存器，它與普通
2018-06-21 11:15:256164 
異步 FIFO 讀寫分別采用相互異步的不同時(shí)鐘。在現(xiàn)代集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘，多時(shí)鐘域帶來的一個(gè)問題就是，如何設(shè)計(jì)異步時(shí)鐘之間的接口電路。異步 FIFO
2020-07-16 17:41:461050 
，它是7系列FPGA新設(shè)計(jì)的IO專用FIFO，主要用于IOLOGIC（例如ISERDES、IDDR、OSERDES或ODDR）邏輯功能的擴(kuò)展。 FPGA的每個(gè)BANK有4個(gè)IN_FIFO
2020-11-29 10:08:002340 
FIFO （先入先出, First In First Out ）存儲(chǔ)器，在 FPGA 和數(shù)字 IC 設(shè)計(jì)中非常常用。 根據(jù)接入的時(shí)鐘信號(hào)，可以分為同步 FIFO 和異步 FIFO 。
2023-06-27 10:24:371199 
各位好，我想完成一個(gè)能往FPGA串口一下發(fā)多個(gè)字節(jié)的程序，在網(wǎng)上找了很久，都說是要加一個(gè)FIFO，有沒有相關(guān)的資料，謝謝了！
2013-12-07 17:00:57
華為FPGA關(guān)于FIFO的經(jīng)驗(yàn)之談！
2015-07-16 16:05:45
我在自己的流媒體應(yīng)用（我們收集的高速串行數(shù)據(jù)流，將其轉(zhuǎn)換為并行，運(yùn)輸起來USB）。我們有一個(gè)FPGA做的串口- >；并行轉(zhuǎn)換，做自己的內(nèi)部fifoing，喂養(yǎng)FX2接口作為一個(gè)主人的奴隸。（8
2019-07-24 13:31:58
1 功能概述該工程實(shí)例內(nèi)部系統(tǒng)功能框圖如圖所示。我們通過IP核例化一個(gè)FIFO，定時(shí)寫入數(shù)據(jù)，然后再讀出所有數(shù)據(jù)。通過ISE集成的在線邏輯分析儀chipscope，我們可以觀察FPGA片內(nèi)FIFO
2019-04-08 09:34:42
FPGA調(diào)試技術(shù)資料“中國(guó)高速列車網(wǎng)絡(luò)控制系統(tǒng)”課題組提供資料FPGA常用調(diào)試技術(shù)?查看綜合報(bào)告?仿真測(cè)試?在線調(diào)試?其他工具FPGA調(diào)試技術(shù)資料[hide][/hide]
2012-03-09 14:33:28
大俠好，歡迎來到FPGA技術(shù)江湖。本系列將帶來FPGA的系統(tǒng)性學(xué)習(xí)，從最基本的數(shù)字電路基礎(chǔ)開始，最詳細(xì)操作步驟，最直白的言語(yǔ)描述，手把手的“傻瓜式”講解，讓電子、信息、通信類專業(yè)學(xué)生、初入職場(chǎng)小白
2023-06-16 17:50:31
100MHz、輸出速率為50MHz和各類標(biāo)志信號(hào)的FIFO。 · 設(shè)計(jì)原理FPGA內(nèi)部沒有FIFO的電路，實(shí)現(xiàn)原理為利用FPGA內(nèi)部的SRAM和可編程邏輯實(shí)現(xiàn)。 quartus軟件中提供了FIFO的ip
2023-03-15 16:19:35
高速模擬電路設(shè)計(jì)技術(shù) [hide]高速模擬電路設(shè)計(jì)技術(shù).rar[/hide]
2009-10-08 15:02:51
闡述了EDA技術(shù)與FPGA設(shè)計(jì)應(yīng)用。關(guān)鍵詞：電子設(shè)計(jì)自動(dòng)化;現(xiàn)場(chǎng)可編程門陣列;復(fù)雜可編程邏輯器件;專用集成電路;知識(shí)產(chǎn)權(quán);甚高速集成電路硬件描述語(yǔ)言
2019-06-18 07:33:04
闡述了EDA技術(shù)與FPGA設(shè)計(jì)應(yīng)用。關(guān)鍵詞：電子設(shè)計(jì)自動(dòng)化;現(xiàn)場(chǎng)可編程門陣列;復(fù)雜可編程邏輯器件;專用集成電路;知識(shí)產(chǎn)權(quán);甚高速集成電路硬件描述語(yǔ)言
2019-06-27 08:01:28
Xilinx FPGA入門連載51：FPGA片內(nèi)FIFO實(shí)例之功能概述特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1jGjAhEm 1 功能概述該工程
2016-02-26 10:26:05
Xilinx FPGA入門連載52：FPGA片內(nèi)FIFO實(shí)例之FIFO配置特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1jGjAhEm1新建源文件打開
2016-02-29 13:35:55
Xilinx FPGA入門連載52：FPGA片內(nèi)FIFO實(shí)例之FIFO配置特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1jGjAhEm1新建源文件打開
2016-02-29 13:35:55
`Xilinx FPGA入門連載55：FPGA 片內(nèi)異步FIFO實(shí)例之功能概述特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1jGjAhEm 1 功能
2016-03-07 11:32:16
本帖最后由 電氣學(xué)渣 于 2017-2-16 20:14 編輯
cRIO采集的模擬量，然后通過FIFO進(jìn)行傳遞。在FPGA Target創(chuàng)建DAQ_FPGA.vi,使用FIFO保存采集的模擬量
2017-02-16 20:11:01
高速、超寬帶信號(hào)采集技術(shù)在雷達(dá)、天文和氣象等領(lǐng)域應(yīng)用廣泛。高采樣率需要高速的模／數(shù)轉(zhuǎn)換器(ADC)。目前市場(chǎng)上單片高速ADC的價(jià)格昂貴，分辨率較低，且采用單片超高速ADC實(shí)現(xiàn)的數(shù)據(jù)采集對(duì)FPGA的性能和PCB布局布線技術(shù)提出了嚴(yán)峻的挑戰(zhàn)。
2019-11-08 06:34:52
以FPGA為橋梁的FIFO設(shè)計(jì)方案是什么？以FPGA為橋梁的FIFO有哪些應(yīng)用？
2021-04-29 07:05:18
摘要：RS 232接口是現(xiàn)在最常用的一種通信接口。隨著FPGA技術(shù)的高速發(fā)展，一些常見的接口電路的時(shí)序電路可以通過FPGA實(shí)現(xiàn)，通過這種設(shè)計(jì)可減少電路系統(tǒng)元件的數(shù)量，提高系統(tǒng)集成度和可靠性。詳細(xì)闡述
2019-06-19 07:42:37
復(fù)雜可編程邏輯器件—FPGA技術(shù)在近幾年的電子設(shè)計(jì)中應(yīng)用越來越廣泛。FPGA具有的硬件邏輯可編程性、大容量、高速、內(nèi)嵌存儲(chǔ)陣列等特點(diǎn)使其特別適合于高速數(shù)據(jù)采集、復(fù)雜控制邏輯、精確時(shí)序邏輯等場(chǎng)合的應(yīng)用。而應(yīng)用FPGA中的存儲(chǔ)功能目前還是一個(gè)較新的技術(shù)。
2019-10-12 07:32:24
FPGA數(shù)字信號(hào)處理——基于FPGA和高速DAC的DDS設(shè)計(jì)與頻率調(diào)制（一）——X現(xiàn)如今，隨著高速模數(shù)-數(shù)模轉(zhuǎn)換技術(shù)和FPGA的發(fā)展。FPGA的高速性、并行性、高數(shù)據(jù)吞吐量與高速數(shù)模-模數(shù)轉(zhuǎn)換技術(shù)
2021-07-23 08:06:59
的輸入輸出接口設(shè)計(jì)就顯得尤為重要。1 高速采集系統(tǒng)介紹 數(shù)據(jù)采集系統(tǒng)原理框圖如圖1所示，輸入的中頻信號(hào)經(jīng)A/D采樣電路采樣后，轉(zhuǎn)換成LVDS信號(hào)送入FPGA中，或通過FPGA的端口RocketIO從高速接口
2018-12-18 10:22:18
之一是參考FPGA制造商提供的參考板。絕大部分制造商會(huì)提供參考板的源版圖信息，雖然由于私有信息問題可能需要特別申請(qǐng)。這些電路板通常包含標(biāo)準(zhǔn)的高速I/O接口，因?yàn)?b class="flag-6" style="color: red">FPGA制造商在表征和認(rèn)證他們的器件
2018-11-27 10:07:39
發(fā)生什么的專業(yè)版圖設(shè)計(jì)師相互合作的成果。通常，對(duì)最終電路板的成敗負(fù)責(zé)的是原理圖設(shè)計(jì)師。但是，原理圖設(shè)計(jì)師對(duì)優(yōu)秀的版圖技術(shù)懂得越多，避免出現(xiàn)重大問題的機(jī)會(huì)就越多。 如果設(shè)計(jì)中含有高密度的FPGA，很可能
2019-07-10 06:22:53
的網(wǎng)絡(luò)數(shù)據(jù)傳輸。3、 系統(tǒng)結(jié)構(gòu)高速同步數(shù)據(jù)采集系統(tǒng)主要包括以下幾個(gè)部分：ARM控制器、存儲(chǔ)電路、FPGA邏輯控制電路、A/D轉(zhuǎn)換電路、FIFO緩存、電源電路、接口電路等。系統(tǒng)具備多通道數(shù)據(jù)采集接口
2010-08-31 09:14:55
引 言在高速的數(shù)據(jù)采集或傳輸中，目前使用較多的都是采用USB 2．0接口控制器和FPGA或DSP實(shí)現(xiàn)的，本設(shè)計(jì)在USB 2．0接口芯片CY7C68013的Slave FIFO模式下，利用FPGA作為
2021-06-24 07:00:00
數(shù)據(jù)進(jìn)入FPGA的速率高于傳出的速率，持續(xù)的傳輸會(huì)造成數(shù)據(jù)的溢出，斷續(xù)的傳輸可能會(huì)造成數(shù)據(jù)不連續(xù)。使用基于LabVIEW FPGA的DMA FIFO作為主控計(jì)算機(jī)和FPGA之間的緩存，若DMAFIFO深度設(shè)置的合適，FIFO不會(huì)溢出和讀空，那么就能實(shí)現(xiàn)數(shù)據(jù)輸出FPGA是連續(xù)的。
2019-10-12 09:05:54
，影響系統(tǒng)可靠性，要進(jìn)一步提高系統(tǒng)實(shí)時(shí)性，必須研究開發(fā)高速嵌入式雷達(dá)信號(hào)采集系統(tǒng)。這里結(jié)合高速嵌入式數(shù)據(jù)采集系統(tǒng)，提出一種基于CvcloneⅢFPGA實(shí)現(xiàn)的異步FIFO和鎖相環(huán)(PLL)結(jié)構(gòu)來實(shí)現(xiàn)
2019-08-21 06:56:32
）-SPIXMOSI）來配置FPGA，然后使GPFI到32位從FIFO模式，顯然是可行的。在固件運(yùn)行時(shí)，我想再次用SPI接口重新配置FPGA，但在那個(gè)時(shí)候，GPIF是32位從FIFO模式，我可以停止
2019-01-29 12:35:48
結(jié)合高速嵌入式數(shù)據(jù)采集系統(tǒng)，提出一種基于CvcloneⅢ FPGA實(shí)現(xiàn)的異步FIFO和鎖相環(huán)（PLL）結(jié)構(gòu)來實(shí)現(xiàn)高速緩存，該結(jié)構(gòu)可成倍提高數(shù)據(jù)流通速率，增加數(shù)據(jù)采集系統(tǒng)的實(shí)時(shí)性。采用FPGA設(shè)計(jì)高速緩存，能針對(duì)外部硬件系統(tǒng)的改變，通過修改片內(nèi)程序以應(yīng)用于不同的硬件環(huán)境。
2021-04-30 06:19:52
圖像壓縮之后的數(shù)據(jù)存入fifo，然后經(jīng)過nrf2401發(fā)送。。但是由于圖片尺寸比較大，導(dǎo)致fifo深度不夠，受限于FPGA芯片尺寸的限制，fifo深度不能再選大了。。。求指導(dǎo)
2015-05-22 14:34:48
In First Out）存儲(chǔ)器憑借其操作簡(jiǎn)單、可靠性好等特點(diǎn)，被廣泛的應(yīng)用于數(shù)據(jù)采集系統(tǒng)中，成為了連接MCU與AD芯片的橋梁。為了使MCU、AD芯片以及高速FIFO存儲(chǔ)器能夠協(xié)調(diào)工作，就需要設(shè)計(jì)好這
2019-05-23 05:01:08
首先介紹異步FIFO 的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實(shí)現(xiàn)異步FIFO的難點(diǎn)問題及其解決辦法； 在傳統(tǒng)設(shè)計(jì)的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對(duì)其進(jìn)行綜合仿真和FPGA 實(shí)現(xiàn)。
2009-04-16 09:25:29
46 利用參數(shù)可設(shè)置模塊庫(kù)（LPM）中的兆功能模塊，根據(jù)實(shí)際系統(tǒng)的需要，對(duì)其參數(shù)進(jìn)行必要的調(diào)整設(shè)置,介紹了一個(gè)高速FIFO 存儲(chǔ)器的設(shè)計(jì)方法和步驟，給出了仿真結(jié)果，方便實(shí)用。
2009-09-02 09:33:5026 基于高速FPGA的PCB設(shè)計(jì)技術(shù):如果高速PCB 設(shè)計(jì)能夠像連接原理圖節(jié)點(diǎn)那樣簡(jiǎn)單，以及像在計(jì)算機(jī)顯示器上所看到的那樣優(yōu)美的話，那將是一件多么美好的事情。然而，除非設(shè)計(jì)師初入PC
2009-09-20 18:02:0232 介紹了PCI 9054 接口芯片的性能及數(shù)據(jù)傳輸特點(diǎn)，提出了一種基于PCI 9054 外擴(kuò)異步FIFO（先進(jìn)先出）的FPGA（現(xiàn)場(chǎng)可編程門陣列）實(shí)現(xiàn)方法。由于PCI 9054 內(nèi)部FIFO存儲(chǔ)器主要用于數(shù)據(jù)
2010-01-06 15:20:1044 本文主要研究了用FPGA 芯片內(nèi)部的EBRSRAM 來實(shí)現(xiàn)異步FIFO 設(shè)計(jì)方案，重點(diǎn)闡述了異步FIFO 的標(biāo)志信號(hào)——空/滿狀態(tài)的設(shè)計(jì)思路，并且用VHDL 語(yǔ)言實(shí)現(xiàn)，最后進(jìn)行了仿真驗(yàn)證。
2010-01-13 17:11:5840 摘要：文章介紹了一個(gè)正向設(shè)計(jì)，并已成功流片的FIFO存儲(chǔ)器電路結(jié)構(gòu)設(shè)計(jì)及關(guān)鍵技術(shù)．重點(diǎn)研究了實(shí)現(xiàn)該電路的兩類關(guān)鍵技術(shù)，存儲(chǔ)電路和控制邏輯。文中的設(shè)計(jì)思想和具體的邏輯
2010-05-04 08:48:5317 介紹了異步FIFO在Camera Link接口中的應(yīng)用，將Camera Link接口中的幀有效信號(hào)FVAL和行有效信號(hào)LVAL引入到異步FIFO的設(shè)計(jì)中。分析了FPGA中設(shè)計(jì)異步FIFO的難點(diǎn)，解決了異步FIFO設(shè)計(jì)中存在的兩
2010-07-28 16:08:0632 以CPLD為邏輯控制核心實(shí)現(xiàn)了ADS8323與高速FIFO的接口電路，該電路具有可靠性高、通用性強(qiáng)、易于移植等特點(diǎn)。在設(shè)計(jì)過程中，以QuartusII作為開發(fā)環(huán)境，采用圖形輸入和Verilog HDL語(yǔ)言輸
2010-08-06 14:25:5322 設(shè)計(jì)工程師通常在FPGA上實(shí)現(xiàn)FIFO(先進(jìn)先出寄存器)的時(shí)候，都會(huì)使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對(duì)性變差，某些情況下會(huì)變得不方便或者將增加硬
2010-10-27 15:40:3038 介紹了一種基于CPLD（復(fù)雜可編程邏輯器件）和FIFO（先入先出存儲(chǔ)器）的多通道高速A／D數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法，并給出了這種數(shù)據(jù)采集方法的硬件原理電路和主要的軟件設(shè)計(jì)思路
2009-05-05 20:50:091651 
摘要：首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實(shí)現(xiàn)異步FIFO的難點(diǎn)問題及其解決辦法；在傳統(tǒng)設(shè)計(jì)的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對(duì)其進(jìn)行
2009-06-20 12:46:503667 
基于FPGA的高速時(shí)鐘數(shù)據(jù)恢復(fù)電路的實(shí)現(xiàn)
時(shí)鐘數(shù)據(jù)恢復(fù)電路是高速收發(fā)器的核心模塊，而高速收發(fā)器是通信系統(tǒng)中的關(guān)鍵部分。隨著光纖在通信中的應(yīng)用，信道可以承載
2009-10-25 10:29:453626 
基于FPGA的FIFO設(shè)計(jì)和應(yīng)用
引 言
在利用DSP實(shí)現(xiàn)視頻實(shí)時(shí)跟蹤時(shí)，需要進(jìn)行大量高速的圖像采集。而DSP本身自帶的FIFO并不足以支持系統(tǒng)中大量數(shù)據(jù)的暫時(shí)存儲(chǔ)
2009-11-20 11:25:452127 
異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
1 引言 隨著雷達(dá)系統(tǒng)中數(shù)字處理技術(shù)的飛速發(fā)展，需要對(duì)雷達(dá)回波信號(hào)進(jìn)行高速數(shù)據(jù)采集。在嵌入式條
2009-12-22 17:41:082082 
高速異步FIFO的設(shè)計(jì)與實(shí)現(xiàn)
引言
現(xiàn)代集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大．一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘。多時(shí)鐘帶來的一個(gè)問題就是，如何設(shè)
2010-04-12 15:13:082790 
本文采用VHDL描述語(yǔ)言，充分利用Xilinx公司Spartan II FPGA的系統(tǒng)資源，設(shè)計(jì)實(shí)現(xiàn)了一種非對(duì)稱同步FIFO，它不僅提供數(shù)據(jù)緩沖，而且能進(jìn)行數(shù)據(jù)總線寬度的轉(zhuǎn)換。
2011-01-13 11:33:431744 為了解決基于LabVIEWFPGA模塊的DMAFIFO深度設(shè)定不當(dāng)帶來的數(shù)據(jù)不連續(xù)問題，結(jié)合LabVIEWFPGA的編程特點(diǎn)和DMA FIFO的工作原理，提出了一種設(shè)定 FIFO 深度的方法。對(duì)FIFO不同深度的實(shí)驗(yàn)表明，采
2011-09-26 13:45:176923 
文中給出了異步FIFO的實(shí)現(xiàn)代碼和FPGA與DSP的硬件連接電路。經(jīng)驗(yàn)證,利用異步FIFO的方法,在FPGA與DSP通信中的應(yīng)用,具有傳輸速度快、穩(wěn)定可靠、實(shí)現(xiàn)方便的優(yōu)點(diǎn)。
2011-12-12 14:28:2251 為實(shí)現(xiàn)目標(biāo)識(shí)別與跟蹤的應(yīng)用目的 ,在基于 TMS320DM642 的 FIFO 基礎(chǔ)上擴(kuò)展存儲(chǔ)空間 ,提出一種基于
FPGA實(shí)現(xiàn) SDRAM 控制器的方法。分析所用 SDRAM 的特點(diǎn)和工作原理
2015-10-29 14:05:572 異步FIFO結(jié)構(gòu)及FPGA設(shè)計(jì)，解決亞穩(wěn)態(tài)的問題
2015-11-10 15:21:374 異步FIFO在FPGA與DSP通信中的運(yùn)用
2016-05-19 11:17:110 高速電路板設(shè)計(jì)技術(shù)
2017-01-12 12:35:150 DSP與FPGA高速的數(shù)據(jù)傳輸有三種常用接口方式: EMIF, HPI 和 McBSP 方式。而采用 EMIF 接口方式, 利用 FPGA ( 現(xiàn)場(chǎng)可編程邏輯門陣列) 設(shè)計(jì) FIFO的接口電路，即可實(shí)現(xiàn)高速互聯(lián)。
2017-02-11 14:16:102487 
基于異步FIFO在FPGA與DSP通信中的運(yùn)用
2017-10-19 10:30:5610 基于FIFO的高速A_D和DSP接口設(shè)計(jì)
2017-10-19 14:10:239 代碼和FPGA與DSP的硬件連接電路。經(jīng)驗(yàn)證，利用異步FIFO的方法，在FPGA與DSP通信中的應(yīng)用，具有傳輸速度快、穩(wěn)定可靠、實(shí)現(xiàn)方便的優(yōu)點(diǎn)。 關(guān)鍵詞 異步FIFO；FPGA與DSP數(shù)據(jù)通信；EMIFA
2017-10-30 11:48:441 在現(xiàn)代電路設(shè)計(jì)中，一個(gè)系統(tǒng)往往包含了多個(gè)時(shí)鐘，如何在異步時(shí)鐘間傳遞數(shù)據(jù)成為一個(gè)很重要的問題，而使用異步FIFO可以有效地解決這個(gè)問題。異步FIFO是一種在電子系統(tǒng)中得到廣泛應(yīng)用的器件，文中介紹了一種基于FPGA的異步FIFO設(shè)計(jì)方法。使用這種方法可以設(shè)計(jì)出高速、高可靠的異步FIFO。
2018-07-17 08:33:007873 
）片上集成的高速FIFO實(shí)現(xiàn)采集數(shù)據(jù)的高速緩存并通過對(duì)高速FIFO的讀寫操作實(shí)現(xiàn)總線同步數(shù)據(jù)傳輸，提高數(shù)據(jù)的傳輸速率。
2018-07-12 09:06:004707 
設(shè)計(jì)工程師通常在FPGA上實(shí)現(xiàn)FIFO（先進(jìn)先出寄存器）的時(shí)候，都會(huì)使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對(duì)性變差，某些情況下會(huì)變得不方便或者將增加硬件成本。此時(shí)，需要進(jìn)行自行
2018-11-28 08:10:006709 
為了解決基于LabVIEWFPGA模塊的DMAFIFO深度設(shè)定不當(dāng)帶來的數(shù)據(jù)不連續(xù)問題，結(jié)合LabVIEWFPGA的編程特點(diǎn)和DMA FIFO的工作原理，提出了一種設(shè)定FIFO深度的方法。對(duì)FIFO
2019-01-04 14:25:074225 
FIFO隊(duì)列具有處理簡(jiǎn)單，開銷小的優(yōu)點(diǎn)。但FIFO不區(qū)分報(bào)文類型，采用盡力而為的轉(zhuǎn)發(fā)模式，使對(duì)時(shí)間敏感的實(shí)時(shí)應(yīng)用（如VoIP）的延遲得不到保證，關(guān)鍵業(yè)務(wù)的帶寬也不能得到保證。
2019-12-02 07:02:001471 
FIFO隊(duì)列具有處理簡(jiǎn)單，開銷小的優(yōu)點(diǎn)。但FIFO不區(qū)分報(bào)文類型，采用盡力而為的轉(zhuǎn)發(fā)模式，使對(duì)時(shí)間敏感的實(shí)時(shí)應(yīng)用（如VoIP）的延遲得不到保證，關(guān)鍵業(yè)務(wù)的帶寬也不能得到保證。
2019-11-29 07:10:001595 根據(jù)FIFO工作的時(shí)鐘域，可以將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時(shí)鐘和寫時(shí)鐘為同一個(gè)時(shí)鐘。在時(shí)鐘沿來臨時(shí)同時(shí)發(fā)生讀寫操作。異步FIFO是指讀寫時(shí)鐘不一致，讀寫時(shí)鐘是互相獨(dú)立的。
2019-11-29 07:08:001609 FIFO隊(duì)列不對(duì)報(bào)文進(jìn)行分類，當(dāng)報(bào)文進(jìn)入接口的速度大于接口能發(fā)送的速度時(shí)，FIFO按報(bào)文到達(dá)接口的先后順序讓報(bào)文進(jìn)入隊(duì)列，同時(shí)，FIFO在隊(duì)列的出口讓報(bào)文按進(jìn)隊(duì)的順序出隊(duì)，先進(jìn)的報(bào)文將先出隊(duì)，后進(jìn)的報(bào)文將后出隊(duì)。
2019-11-29 07:04:004345 FIFO( First Input First Output)簡(jiǎn)單說就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越小，價(jià)格越來越便宜。作為一種新型大規(guī)模集成電路
2019-09-20 07:04:001941 
FIFO( First Input First Output)簡(jiǎn)單說就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越小，價(jià)格越來越便宜。
2019-11-18 07:10:001605 FPGA電路FIFO設(shè)計(jì)的源代碼
2020-07-08 17:34:3715 FIFO是FPGA應(yīng)用當(dāng)中非常重要的模塊，廣泛用于數(shù)據(jù)的緩存，跨時(shí)鐘域數(shù)據(jù)處理等。學(xué)好FIFO是FPGA的關(guān)鍵，靈活運(yùn)用好FIFO是一個(gè)FPGA工程師必備的技能。本章主要介紹利用XILINX提供的FIFO IP進(jìn)行讀寫測(cè)試。
2021-02-02 06:24:3811 FIFO是FPGA處理跨時(shí)鐘和數(shù)據(jù)緩存的必要IP，可以這么說，只要是任意一個(gè)成熟的FPGA涉及，一定會(huì)涉及到FIFO。但是我在使用異步FIFO的時(shí)候，碰見幾個(gè)大坑，這里總結(jié)如下，避免后來者入坑。
2021-03-12 06:01:3412 一：fifo是什么 FIFO的完整英文拼寫為FirstIn First Out，即先進(jìn)先出。FPGA或者ASIC中使用到的FIFO一般指的是對(duì)數(shù)據(jù)的存儲(chǔ)具有先進(jìn)先出特性的一個(gè)存儲(chǔ)器，常被用于數(shù)據(jù)
2021-03-12 16:30:482796 
FIFO是在FPGA設(shè)計(jì)中使用的非常頻繁，也是影響FPGA設(shè)計(jì)代碼穩(wěn)定性以及效率等得關(guān)鍵因素。在數(shù)據(jù)連續(xù)讀取時(shí)，為了能不間斷的讀出數(shù)據(jù)而又不導(dǎo)致FIFO為空后還錯(cuò)誤的讀出數(shù)據(jù)?？梢詫?b class="flag-6" style="color: red">FIFO
2021-09-09 11:15:006293 FIFO是FPGA項(xiàng)目中使用最多的IP核，一個(gè)項(xiàng)目使用幾個(gè)，甚至是幾十個(gè)FIFO都是很正常的。通常情況下，每個(gè)FIFO的參數(shù)，特別是位寬和深度，是不同的。
2022-03-08 11:06:124520 
在FPGA中對(duì)圖像的一行數(shù)據(jù)進(jìn)行緩存時(shí)，可以采用FIFO這一結(jié)構(gòu)，如上圖所示，新一行圖像數(shù)據(jù)流入到FIFO1中，FIFO1中會(huì)對(duì)圖像數(shù)據(jù)進(jìn)行緩存，當(dāng)FIFO1中緩存有一行圖像數(shù)據(jù)時(shí)，在下一行圖像數(shù)據(jù)來臨的時(shí)候，將FIFO1中緩存的圖像數(shù)據(jù)讀出，并傳遞給下一個(gè)FIFO
2022-05-10 09:59:293056 無(wú)論何時(shí)，在復(fù)雜的 FPGA 設(shè)計(jì)過程中，都不可避免地需要在模塊之間發(fā)送數(shù)據(jù)，實(shí)現(xiàn)這一點(diǎn)的常用的是 FIFO。
2022-09-20 09:10:271883 位寬變換：對(duì)于不同寬度的數(shù)據(jù)接口也可以用FIFO，例如單片機(jī)位8位數(shù)據(jù)輸出，而DSP可能是16位數(shù)據(jù)輸入，在單片機(jī)與DSP連接時(shí)就可以使用FIFO來達(dá)到數(shù)據(jù)匹配的目的。
2022-11-09 20:00:031253 用來做數(shù)據(jù)的緩存，或者用來解決高速異步數(shù)據(jù)的交互，即解決了跨時(shí)鐘域的問題。此外，FIFO還有一個(gè)特點(diǎn)，就是數(shù)據(jù)被讀出之后就不存在了，不像RAM和ROM一樣，數(shù)據(jù)被讀出后還存在。所以我們?nèi)绻脒M(jìn)行多次的讀，那么就需要進(jìn)行同樣次數(shù)的寫。
2023-06-09 09:38:022021 
FIFO 是FPGA設(shè)計(jì)中最有用的模塊之一。FIFO 在模塊之間提供簡(jiǎn)單的握手和同步機(jī)制，是設(shè)計(jì)人員將數(shù)據(jù)從一個(gè)模塊傳輸?shù)搅硪粋€(gè)模塊的常用選擇。
2023-06-14 08:59:29223 在FPGA的設(shè)計(jì)中的，內(nèi)部的FIFO和RAM是兩種非常常見的存儲(chǔ)單元
2023-07-11 17:23:33956 FIFO，先進(jìn)先出。在FPGA中使用的FIFO一般是指對(duì)數(shù)據(jù)的存儲(chǔ)具有先進(jìn)先出的緩沖器，FIFO與普通的存儲(chǔ)器的不同在于它沒有讀寫地址線。舉個(gè)例子，當(dāng)FPGA從外部傳感器讀取到一連串?dāng)?shù)據(jù)時(shí)，首先
2023-07-23 11:47:03369 
FIFO(First In First Out)是一種先進(jìn)先出的存儲(chǔ)結(jié)構(gòu)，經(jīng)常被用來在FPGA設(shè)計(jì)中進(jìn)行數(shù)據(jù)緩存或者匹配傳輸速率。
2023-08-07 15:39:50446 FPGA廠商提供了豐富的IP核，基礎(chǔ)性IP核都是可以直接免費(fèi)調(diào)用的，比如FIFO、RAM等等。
2023-08-07 15:41:281294 
上文XILINX FPGA IP之FIFO對(duì)XILINX FIFO Generator IP的特性和內(nèi)部處理流程進(jìn)行了簡(jiǎn)要的說明，本文通過實(shí)際例子對(duì)該IP的使用進(jìn)行進(jìn)一步的說明。本例子例化一個(gè)讀數(shù)據(jù)位寬是寫數(shù)據(jù)位寬兩倍的FIFO，然后使用讀時(shí)鐘頻率：寫時(shí)鐘頻率=2:3，進(jìn)行簡(jiǎn)單的FIFO跨時(shí)鐘域操作。
2023-09-07 18:31:35759 
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