基于RISC技術(shù)的8位微控制器設(shè)計(jì)

摘要： 介紹基于RISC技術(shù)的8位微控制器的設(shè)計(jì)與實(shí)現(xiàn)。主要包括RISC指令集的選取；取指單元、譯碼單元、執(zhí)行單元的設(shè)計(jì)；取指、譯碼、回寫(xiě)三級(jí)流水線技術(shù)的實(shí)現(xiàn)。該微控制器包含8級(jí)硬件堆棧、1個(gè)8位計(jì)數(shù)器、1個(gè)計(jì)數(shù)器溢出中斷、2個(gè)外部中斷源、8位數(shù)據(jù)輸入和輸出端口、16個(gè)通用寄存器、2K×16位的程序存儲(chǔ)器、512字節(jié)的數(shù)據(jù)存儲(chǔ)器。設(shè)計(jì)使用可綜合的Verilog語(yǔ)言描述， QuartusⅡ軟件仿真，FPGA器件驗(yàn)證實(shí)現(xiàn)。

關(guān)鍵詞： RISC Verilog 8位微控制器 FPGA

引 言

??隨著微電子技術(shù)的不斷發(fā)展，超大規(guī)模集成電路的集成度和工藝水平不斷提高，將整個(gè)應(yīng)用電子系統(tǒng)集成在一個(gè)芯片中(SoC)，已成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的趨勢(shì)；以往高復(fù)雜度、高成本的嵌入式系統(tǒng)結(jié)構(gòu)能夠通過(guò)低成本的單片芯片實(shí)現(xiàn)。另一方面，復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)集成度和速度不斷提高，功能不斷增強(qiáng)，開(kāi)發(fā)人員可以使用高性能的EDA綜合開(kāi)發(fā)工具和硬件描述語(yǔ)言(HDL)在短時(shí)間內(nèi)設(shè)計(jì)出復(fù)雜的電子應(yīng)用系統(tǒng)。目前，嵌入式系統(tǒng)已經(jīng)在各行各業(yè)得到廣泛應(yīng)用。工控、通信、汽車、航空航天以及軍事等各個(gè)領(lǐng)域都能看到嵌入式系統(tǒng)的身影，而微控制器(MCU)則是嵌入式系統(tǒng)的核心。

1 精簡(jiǎn)指令集計(jì)算機(jī)(RISC)

1.1 RISC的結(jié)構(gòu)特征和設(shè)計(jì)原則

　　 精簡(jiǎn)指令集計(jì)算機(jī)具有單周期單指令，存儲(chǔ)器到寄存器的操作，簡(jiǎn)單的尋址方式和簡(jiǎn)單的指令格式的結(jié)構(gòu)特征，其設(shè)計(jì)原則為：

① 選擇使用頻率高的指令，補(bǔ)充少量高效指令；

② 指令的結(jié)構(gòu)簡(jiǎn)單，所有指令長(zhǎng)度相等；

③ 采用流水線技術(shù)，盡量使CPI = 1；

④ 使用Load/Store操作指令訪問(wèn)存儲(chǔ)器；

⑤ 采用通用寄存器(GPR)結(jié)構(gòu)；

⑥ 優(yōu)化編譯，提高執(zhí)行效率。

1.2 性能因子CPI和執(zhí)行時(shí)間

　　性能因子是指微控制器每條指令的平均時(shí)鐘周期數(shù)CPI（Cycles Per Instruction）：

　　程序總的執(zhí)行時(shí)間t為：

　　執(zhí)行時(shí)間是微控制器性能的主要指標(biāo)。在影響t的三個(gè)因素中，時(shí)鐘頻率取決于硬件技術(shù)；CPI與指令集和MCU的組成結(jié)構(gòu)有關(guān)；而指令數(shù)由指令集和編譯技術(shù)決定。要使微控制器的性能得到提高，優(yōu)化指令集、減少程序的總指令數(shù)和降低CPI值是設(shè)計(jì)主要考慮的問(wèn)題。

2 微控制器的系統(tǒng)結(jié)構(gòu)

　　圖1所示的微控制器主要由以下幾個(gè)模塊組成：

　?、?PROM程序存儲(chǔ)器單元(Program ROM)。程序存儲(chǔ)器容量為2K×16位。系統(tǒng)復(fù)位后，程序計(jì)數(shù)器PC指向程序存儲(chǔ)器000H單元，程序從000H處開(kāi)始執(zhí)行。

　?、?IDEC指令譯碼單元(Instruction Decoder)。指令譯碼器對(duì)輸入的16位寬指令進(jìn)行譯碼，輸出寄存器、數(shù)據(jù)存儲(chǔ)器的地址和讀/寫(xiě)控制信號(hào)。

　?、?ALU算術(shù)邏輯運(yùn)算單元(Arithmetic Logic Unit)。ALU單元是MCU數(shù)據(jù)處理的核心部分，數(shù)據(jù)寬度為8位，具有加、減、邏輯運(yùn)算和移位功能。ALU單元有2個(gè)8位的數(shù)據(jù)輸入和1個(gè)8位數(shù)據(jù)輸出，1位進(jìn)位輸入，1位進(jìn)位標(biāo)志輸出和零標(biāo)志輸出。運(yùn)算操作碼輸入為4位，由譯碼單元提供。

　?、?REGS寄存器單元(Register)。1組16個(gè)8位寄存器，用于數(shù)據(jù)的高速存取。寄存器組具有2個(gè)數(shù)據(jù)輸出端口和1個(gè)數(shù)據(jù)輸入端口，讀和寫(xiě)地址分開(kāi)，可同時(shí)進(jìn)行讀/寫(xiě)操作。

　?、?DRAM數(shù)據(jù)存儲(chǔ)器單元(Data RAM)。包含4段共512字節(jié)(每段128字節(jié))的數(shù)據(jù)存儲(chǔ)器，直接尋址能力為128字節(jié)，間接尋址能力為256字節(jié)，由程序狀態(tài)控制寄存器PSW的高2位控制段選地址。

　?、?CTRL控制單元(Control Unit)。整個(gè)MCU的控制中心，主要控制流水線操作、數(shù)據(jù)總線的控制和程序計(jì)數(shù)器的轉(zhuǎn)移。另外，還包括中斷、計(jì)數(shù)器和堆?？刂啤?

　?、?其它。定義了1組數(shù)據(jù)輸入端口、2組數(shù)據(jù)輸出端口，數(shù)據(jù)位寬均為8位；2個(gè)外部中斷輸入INT0和INT1；1個(gè)8位計(jì)數(shù)器TIMER；7級(jí)程序堆棧Stack，可實(shí)現(xiàn)7級(jí)子程序調(diào)用；1個(gè)8位的程序狀態(tài)控制寄存器PSW。各位功能如表1。

表1 PSW各位功能

3 流水線技術(shù)

3.1 三級(jí)流水線結(jié)構(gòu)

　　微控制器采用取指(IF)、執(zhí)行(EX)、回寫(xiě)(WB)三級(jí)流水線結(jié)構(gòu)，如圖2。各階段的主要功能為：

取指級(jí)——從程序存儲(chǔ)器中取出一條指令，同時(shí)進(jìn)行指令譯碼，準(zhǔn)備寄存器、存儲(chǔ)器的讀地址，讀/寫(xiě)控制信號(hào)；

執(zhí)行級(jí)——數(shù)據(jù)輸入ALU單元運(yùn)算，同時(shí)準(zhǔn)備寄存器或存儲(chǔ)器的寫(xiě)地址；

回寫(xiě)級(jí)——將ALU輸出的運(yùn)算結(jié)果寫(xiě)入寄存器或存儲(chǔ)器中。

3.2 流水線競(jìng)爭(zhēng)及解決

　　控制競(jìng)爭(zhēng)，由程序PC 指針值的改變引起。當(dāng)執(zhí)行跳轉(zhuǎn)指令時(shí)，PC指針值要到執(zhí)行級(jí)才能改變，這將會(huì)使下一拍的取指操作出錯(cuò)。這時(shí)必須由硬件插入一條空操作NOP指令，等待PC指針的值改變后再取下一條指令。

　　數(shù)據(jù)競(jìng)爭(zhēng)，由指令間數(shù)據(jù)相關(guān)引起。存儲(chǔ)器訪問(wèn)存在先寫(xiě)后讀相關(guān)（read after write），前一條指令的寫(xiě)操作要到回寫(xiě)級(jí)才能完成。若緊接的下一條指令需要讀取同一地址的內(nèi)容時(shí)，必須使用旁路(bypassing)技術(shù)，從ALU的輸出結(jié)果直接反饋到ALU的輸入端供下一條指令的執(zhí)行級(jí)使用。

4 指令集和指令格式

　　微控制器指令長(zhǎng)度為16位定長(zhǎng)，操作碼采用可變長(zhǎng)結(jié)構(gòu)。操作碼長(zhǎng)有4位（立即數(shù)運(yùn)算）、5位（跳轉(zhuǎn)，寄存器－存儲(chǔ)器運(yùn)算）或8位（寄存器－寄存器運(yùn)算）。支持的指令覆蓋了最基本的MOV、ADD、SUB、AND、OR、 XOR指令，以及移位、各種跳轉(zhuǎn)指令等。指令集中可不含清零、取反、自增和自減指令，因這些指令可由AND、 XOR、ADD、SUB指令代替。在51系列單片機(jī)中, 累加器的清零、取反、自增和自減運(yùn)算（單周期）比累加器－立即數(shù)的邏輯運(yùn)算（雙周期）快；而在實(shí)現(xiàn)了單周期單指令的RISC微控制器中，可用相應(yīng)的邏輯運(yùn)算指令實(shí)現(xiàn)寄存器的清零、取反、自增和自減操作，對(duì)性能沒(méi)有影響。

圖3

5 邏輯綜合、仿真和硬件實(shí)現(xiàn)

　　所有模塊均在Altera 公司的Quartus II 2.1上進(jìn)行邏輯綜合、仿真測(cè)試通過(guò)，并在支持存儲(chǔ)器的　FLEX10KE系列FPGA器件上驗(yàn)證實(shí)現(xiàn)。邏輯綜合結(jié)果為969個(gè)LE數(shù)(Logic Elements)。以下是一簡(jiǎn)單程序，仿真波形如圖3。

000: ADD R1,#01H ;指令為1101H，R1對(duì)應(yīng)Pb輸出

001: MOV R2,Pa ;指令為FE62H，R2對(duì)于Pc輸出

002: JMP 000H ;指令為C000H，循環(huán)跳轉(zhuǎn)

　　從仿真波形上可以清楚看到程序執(zhí)行時(shí)PC指針的改變、Pb口自增及Pa口的數(shù)據(jù)傳到Pc口的過(guò)程，也可大致看出程序的取指、執(zhí)行、回寫(xiě)三級(jí)流水的執(zhí)行過(guò)程。同時(shí)還可看到在執(zhí)行跳轉(zhuǎn)指令JMP后自動(dòng)插入一條空操作NOP指令（FFFFH）。

注：源代碼見(jiàn)網(wǎng)站www.dpj.com.cn。

結(jié) 語(yǔ)

　　從邏輯綜合與仿真測(cè)試的結(jié)果看，該微控制器完全達(dá)到了設(shè)計(jì)指標(biāo)。設(shè)計(jì)的關(guān)鍵是三級(jí)流水線的實(shí)現(xiàn)和數(shù)據(jù)總線的控制。設(shè)計(jì)使用Verilog 語(yǔ)言描述，可讀性好，易于增減資源和修改功能，可方便地應(yīng)用于嵌入式系統(tǒng)中。由于時(shí)間倉(cāng)促和水平有限，許多問(wèn)題未能考慮，不足之處懇請(qǐng)讀者賜教。