基于模糊控制的遲早門同步器及其FPGA實(shí)現(xiàn)

摘要：介紹了遲早門同步器的基本工作原理，提出了在遲早門同步器中引入模糊邏輯控制獲得較小相位抖動(dòng)的方法，給出了遲早門同步器在ＦＰＧＡ上的具體實(shí)現(xiàn)。

關(guān)鍵詞：符號(hào)同步 模糊控制 ＦＰＧＡ

在數(shù)字通信系統(tǒng)中，必須以符號(hào)速率對(duì)解調(diào)器的輸出進(jìn)行周期性地采樣。為此，接收器需要一個(gè)采樣時(shí)鐘信號(hào)，這個(gè)時(shí)鐘信號(hào)的頻率和符號(hào)速率相等，相位則必須保證采樣時(shí)刻是最佳的。在接收器中獲得這個(gè)采樣時(shí)鐘的過(guò)程被稱為符號(hào)同步或符號(hào)定時(shí)恢復(fù)。遲早門（Ｅａｒｌｙ－ｌａｔｅ Ｇａｔｅ）是實(shí)現(xiàn)符號(hào)同步的重要方法之一，廣泛運(yùn)用于各種數(shù)字通信系統(tǒng)中。本文提出的基于模糊控制的遲早門與傳統(tǒng)的遲早門相比，具有同步速度快、過(guò)沖小、相位抖動(dòng)小等優(yōu)點(diǎn)。在其ＦＰＧＡ實(shí)現(xiàn)中，采用了離線計(jì)算實(shí)時(shí)查表控制的方法，并針對(duì)實(shí)際應(yīng)用的情況，將控制表轉(zhuǎn)化為邏輯方程，進(jìn)一步簡(jiǎn)化了電路。

１ 遲早門簡(jiǎn)介

一階閉環(huán)平衡雙積分型遲早門結(jié)構(gòu)如圖１所示。

??? 早門累加器和遲門累加器分別在兩個(gè)連續(xù)的半符號(hào)周期內(nèi)對(duì)輸入數(shù)據(jù)的采樣值進(jìn)行累加，即計(jì)算前半符號(hào)周期和后半符號(hào)周期內(nèi)接收到的信號(hào)的能量，它們與一個(gè)減法器共同構(gòu)成了相位檢測(cè)器。為了保證相位檢測(cè)的有效性，采樣時(shí)鐘的頻率必須是符號(hào)速率的偶數(shù)倍，一般至少要為８倍。如果接收到的信號(hào)為連續(xù)的０或１，那么相位誤差Δｅ為零；如果接收到的信號(hào)中０、１交替出現(xiàn)，那么相位誤差Δｅ可能不為零。誤差累加器和比較器構(gòu)成了一階低通環(huán)路濾波器，相位誤差累加值與一個(gè)門限值比較，產(chǎn)生的差值控制本地生成的數(shù)據(jù)時(shí)鐘相位。相位誤差累加值的符號(hào)決定數(shù)據(jù)時(shí)鐘的相位是前移還是后移，每次相位調(diào)整的幅度是固定的，調(diào)整的門限值也是固定的?？刂七壿嫺鶕?jù)本地生成的數(shù)據(jù)時(shí)鐘決定早門累加器、遲門累加器和誤差累加器的工作時(shí)序。

若遲早門的采樣周期為Ｔｓ，數(shù)控振蕩器的調(diào)整幅度為ｄ，則由于遲早門相位調(diào)整造成的接收數(shù)據(jù)時(shí)鐘的相位抖動(dòng)為ｄ·Ｔｓ。如果調(diào)整幅度ｄ較大，則數(shù)據(jù)時(shí)鐘可以很快地同步上，但是相位抖動(dòng)就會(huì)比較大。如果調(diào)整幅度ｄ較小，則相位抖動(dòng)較小，但是數(shù)據(jù)時(shí)鐘可能需要較長(zhǎng)的時(shí)間獲得同步。

２ 遲早門的模糊控制設(shè)計(jì)

同步速度和相位抖動(dòng)是制約遲早門性能得以提高的主要因素。為了實(shí)現(xiàn)較小相位抖動(dòng)要求下的快速同步，可以采用自適應(yīng)技術(shù)，在相位捕捉階段使用較大的調(diào)整幅度，在相位跟蹤階段使用較小的調(diào)整幅度。本文提出了一種基于模糊控制的方法，同樣可以達(dá)到自適應(yīng)的效果，而且魯棒性好、易于實(shí)現(xiàn)。

基于模糊控制的平衡雙積分型遲早門結(jié)構(gòu)如圖２所示。

在結(jié)構(gòu)上，基于模糊控制的遲早門用兩個(gè)相位誤差寄存器取代了傳統(tǒng)遲早門的相位誤差累加器，用一個(gè)兩輸入、單輸出的模糊控制器取代了傳統(tǒng)遲早門的簡(jiǎn)單比較器。該模糊控制器的輸入為相位誤差累加值的當(dāng)前值Δｅ（ｎ）和前一次計(jì)算值Δｅ（ｎ－１），輸出為數(shù)控振蕩器的調(diào)整幅度值ｄ。用三角形隸屬度函數(shù)將輸入變量Δｅ模糊分割為負(fù)大（ＮＢ）、負(fù)?。ǎ危樱?、零（ＺＲ）、正?。ǎ校樱?、正大（ＰＢ）五種取值，模糊分割的圖形表示如圖３所示。輸出變量ｄ被模糊分割為負(fù)大（ＮＢ）、負(fù)中?ＮＭ?、負(fù)小（ＮＳ）、零（ＺＲ）、正?。ǎ校樱⒄?ＰＭ?、正大（ＰＢ）七種取值，模糊分割的圖形表示如圖４所示。

模糊控制器的控制規(guī)則表如表１所示。

表1 模糊控制規(guī)則表相位誤差Δe(n-1)

由于模糊控制器輸入變量模糊分割的相鄰兩個(gè)取值具有５０％的交疊，所以除個(gè)別點(diǎn)（０、±ａ／２、±ａ）以外的精確輸入值都對(duì)應(yīng)兩條控制規(guī)則。模糊控制器輸出變量的清晰化采用重心法。

３ 模糊控制遲早門的ＦＰＧＡ實(shí)現(xiàn)

在實(shí)際運(yùn)用中，需要對(duì)接收到的１Ｍｂｐｓ高斯最小頻移鍵控（Ｇａｕｓｓ－ＭＳＫ）信號(hào)進(jìn)行符號(hào)同步，這就要求模糊控制單元的推理速度至少為１Ｍ ＦＬＩＰＳ?Ｆｕｚｚｙ Ｌｏｇｉｃａｌ Ｉｎｆｅｒｅｎｃｅｓ ｐｅｒ Ｓｅｃｏｎｄ?。顯然，對(duì)這樣的推理速度指標(biāo)，用軟件在一般的通用處理器上是很難實(shí)現(xiàn)的。因此，模糊控制遲早門必須使用硬件來(lái)實(shí)現(xiàn)。ＦＰＧＡ是一種廉價(jià)的半定制大規(guī)模集成電路，它的開(kāi)發(fā)工具可以在ＰＣ機(jī)上運(yùn)行。ＦＰＧＡ具有密度高、結(jié)構(gòu)靈活、設(shè)計(jì)時(shí)間短和可編程等優(yōu)點(diǎn)，非常適合用于模糊遲早門的硬件驗(yàn)證。

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一個(gè)典型的模糊控制器通常由包含控制規(guī)則的知識(shí)庫(kù)、模糊推理單元以及與外部接口的模糊化單元、清晰化單元組成。自１９８５年以來(lái)人們?cè)谀：刂破鞯挠布?shí)現(xiàn)方面已經(jīng)做了很多工作，用數(shù)字電路實(shí)現(xiàn)模糊控制器已經(jīng)有非常成熟的設(shè)計(jì)方案。這些方案將模糊控制器的四個(gè)基本單元用數(shù)字電路一一實(shí)現(xiàn)，模糊推理速度也可以達(dá)到１Ｍ ＦＬＩＰＳ以上。但是在模糊控制遲早門中，模糊控制器只是其中的一部分，遲早門也只是整個(gè)接收機(jī)中的一個(gè)單元。如果采用通用的設(shè)計(jì)方案，最后實(shí)現(xiàn)的模糊控制遲早門占用ＦＰＧＡ的邏輯單元必然很多，致使整個(gè)接收機(jī)占用的芯片面積很大，而且模糊控制器在遲早門中的功能比較單一，無(wú)法實(shí)現(xiàn)復(fù)用。因此，模糊控制遲早門中的模糊控制器不適于用通常的設(shè)計(jì)方案。為了減小占用的芯片面積，模糊控制器采用了如下的設(shè)計(jì)思路：首先，確定輸入輸出精確量的比特?cái)?shù)；然后離線計(jì)算模糊控制表，即獲得一張輸入輸出精確量之間的真值表；最后，將這張真值表化簡(jiǎn)為邏輯方程。這樣，模糊控制器就可以用簡(jiǎn)單的組合邏輯來(lái)實(shí)現(xiàn)。獲得邏輯方程后，可以用硬件描述語(yǔ)言編寫(xiě)程序，然后在ＦＰＧＡ開(kāi)發(fā)系統(tǒng)中對(duì)編好的程序和描述遲早門其它部分的程序進(jìn)行編譯。如果編譯成功，ＦＰＧＡ開(kāi)發(fā)系統(tǒng)會(huì)生成一個(gè)ＦＰＧＡ芯片的配置文件，將這個(gè)配置文件通過(guò)配置電纜下載到芯片里，就能最終得到一個(gè)實(shí)現(xiàn)模糊控制遲早門的芯片。

基于模糊控制的遲早門已經(jīng)在Ａｌｔｅｒａ公司的ＥＰ２０ＫＥ２００ＥＦＣ４８４－２Ｘ芯片上得到了成功驗(yàn)證，并運(yùn)用到Ｂｌｕｅｔｏｏｔｈ基帶處理器中。Ｂｌｕｅｔｏｏｔｈ每個(gè)基帶數(shù)據(jù)幀頭部只有４個(gè)供同步用的比特，也就是說(shuō)，基于模糊控制的遲早門可以在４個(gè)比特的時(shí)間內(nèi)實(shí)現(xiàn)同步，無(wú)需增加額外的同步比特。

基于模糊控制的遲早門由于在控制回路中引入了模糊邏輯，從而在遲早門的同步速度和相位抖動(dòng)之間取得了很好的折衷，其性能要明顯優(yōu)于傳統(tǒng)的遲早門。在模糊控制遲早門的ＦＰＧＡ實(shí)現(xiàn)中采用了離線計(jì)算和將控制表轉(zhuǎn)化成邏輯方程的方案，在不影響模糊控制功能的情況下盡可能地降低了由于引入模糊控制而導(dǎo)致的硬件邏輯資源的增加。