??? 關(guān)鍵詞:可編程邏輯器件,周期信號測試儀,ISP芯片,自頂向下
1 引 言
周期信號測試儀是直接用十進制數(shù)字來顯示被測信號周期的一種測量裝置,它可以測量正弦波、矩形波、三角波等信號的周期。傳統(tǒng)的設(shè)計是采用標準邏輯器件(如TTL74系列、CMOS4000系列),再由這些器件和其他元件自上而下組成數(shù)字系統(tǒng),所用的元器件數(shù)量較多、體積大、功耗高、且可靠性差。本文采用現(xiàn)今流行的自頂向下(Top-Down)的設(shè)計方法,設(shè)計中選用Lattice公司生產(chǎn)的在系統(tǒng)可編程器件ispLSI1016,以周期信號測試儀電路系統(tǒng)的開發(fā)設(shè)計為例,說明在系統(tǒng)可編程邏輯器件實現(xiàn)數(shù)字系統(tǒng)的具體方法。
2 周期信號測試儀的工作原理及設(shè)計方案
2.1 工作原理
周期信號測試儀的基本原理是在被測信號的一個完整周期內(nèi),對標準時鐘脈沖進行計數(shù)??紤]到測試的準確性,被測信號的周期應(yīng)遠大于標準時鐘脈沖的周期。假設(shè)標準時鐘脈沖周期為1μs,則計數(shù)器在被測信號的一個周期內(nèi)的計數(shù)值,就是被測信號的周期,單位為1μs。
2.2 測試儀的原理框圖
周期信號測試儀的原理框圖如圖1所示。測試儀主要由五位十進制計數(shù)器、閘門控制電路和譯碼
顯示電路等組成。圖1中,S為被測信號,ST為啟動信號,CLK為標準時鐘脈沖。
本設(shè)計采用模塊化設(shè)計方法,以原理圖與ABEL-HDL語言混合輸入方式實現(xiàn)設(shè)計。其中,控制電路模塊名為GCOL,采用原理圖方式輸入;計數(shù)器模塊名為COUNT,采用五個模10計數(shù)器級連實現(xiàn),模10計數(shù)器采用ABEL-HDL語言方式輸入;譯碼顯示電路模塊名為ALLOC,將計數(shù)器的計數(shù)值以掃描的方式在數(shù)碼管中顯示出來,采用ABEL-HDL語言方式輸入。圖2是周期信號測試儀的頂層原理圖。
3.1 控制電路設(shè)計
控制電路的底層原理圖如圖3所示。在被測信號ST發(fā)出后,被測信號S的第一個下降沿使G端輸出高電平,閘門開啟,允許標準時鐘脈沖通過,計數(shù)器開始計數(shù)。當被測信號的下一個下降沿到來后,
為了便于譯碼顯示,計數(shù)器輸出8421BCD碼共五位(為了使低頻范圍內(nèi)的信號均能得以測量)最大計數(shù)值為99999,用五個十進制遞增計數(shù)器級連實現(xiàn),如圖4所示。設(shè)標準時鐘脈沖的周期為Tcp,則被測信號的最大測量周期Tmax=99999Tcp。
采用ABEL-HDL語言設(shè)計十進制遞增計數(shù)器,其中,CP為計數(shù)器的計數(shù)脈沖,由通過閘門的標準時鐘脈沖提供,RD為計數(shù)器清零信號,由系統(tǒng)的啟動信號ST提供。模10計數(shù)器的ABEL源文件清單如下:
3.3 顯示模塊設(shè)計
顯示模塊用來將五位十進制計數(shù)器的計數(shù)值輸出至LED數(shù)碼管進行顯示。于是,首先要完成BCD/七段碼的譯碼。為了節(jié)省可編程邏輯器件的I/O資源(這在復(fù)雜數(shù)字系統(tǒng)設(shè)計時尤為重要),5個數(shù)碼管采用掃描顯示的形式,即一次只驅(qū)動一位數(shù)碼管顯示,5個數(shù)碼管輪流顯示,只要掃描的速度足夠快,由于視覺滯留的存在,眼睛就察覺不出閃爍。
??? 顯示模塊用ABEL語言描述如下:
??? 對各資源文件從底層至頂層逐個編譯、調(diào)試之后,得到控制電路和計數(shù)器輸出的仿真波形,如圖5所示。圖中,SBusi(i=1、2、3、4、5、6)是選用總線方式顯示的計數(shù)器輸出,G為閘門信號。由圖可見,ST為高電平時,系統(tǒng)清零。接著,被測信號S的下降沿使閘門開啟,G=1,計數(shù)器開始計數(shù),直至被測信號S的下一個下降沿,計數(shù)器才停止計數(shù),并保持測量結(jié)果。圖中,SBus5為計數(shù)器萬位,SBus4為計數(shù)器千位,SBus3為計數(shù)器百位,SBus2為計數(shù)器十位,SBus1為計數(shù)器的個位,SBus6為計數(shù)器總線輸出。
4 結(jié)束語
用可編程邏輯器件設(shè)計的數(shù)字電路系統(tǒng)具有電路簡單、體積小的突出優(yōu)點。若將本設(shè)計中的閘門信號G換成高電平寬度為1秒的脈沖,而將時鐘脈沖CLK輸入端換成被測信號輸入,便能得到被測信號的頻率。利用CPLD/FPGA器件設(shè)計數(shù)字系統(tǒng)的最大特點,是實現(xiàn)了硬件設(shè)計的軟件化,使得設(shè)計難度降低,修改十分方便,大大縮短了產(chǎn)品的開發(fā)設(shè)計周期。
2 徐志軍.大規(guī)??删幊踢壿嬈骷捌鋺?yīng)用.成都:電子科技大學(xué)出版社,2000
3 閻 石.數(shù)字電子技術(shù)基礎(chǔ).北京:高等教育出版社,1998
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