深度嵌入式應(yīng)用程序的多核微控制器驅(qū)動(dòng)性能

　　雖然多核處理在個(gè)人計(jì)算機(jī)中的廣泛采用肯定已經(jīng)提升了它們的地位，但這種趨勢(shì)背后的真正好處可能并不那么明顯，尤其是對(duì)于深度嵌入式應(yīng)用程序的開發(fā)人員而言。

　　實(shí)際上，許多計(jì)算密集型設(shè)備在某種程度上使用了多處理器架構(gòu)。一段時(shí)間以來，移動(dòng)電話使用多核設(shè)備，這些設(shè)備本身取代了多個(gè)分立處理器。隨著基于一系列架構(gòu)的多核處理器變得廣泛可用，同樣水平的整合也席卷了其他應(yīng)用領(lǐng)域，例如工業(yè)控制、電信和網(wǎng)絡(luò)?，F(xiàn)在越來越清楚的是，推動(dòng)使用多核設(shè)備的動(dòng)力正在推動(dòng)嵌入式領(lǐng)域多核微控制器的發(fā)展。

　　對(duì)更多處理能力的需求是毋庸置疑的，但多核設(shè)備的功效有時(shí)是這樣的；人們普遍認(rèn)為，在大多數(shù)應(yīng)用程序中，多核的好處不會(huì)超過四核。

　　在深度嵌入式應(yīng)用中，這些好處可能更難以識(shí)別，尤其是隨著低端和低成本 32 位微控制器的普及。然而，雖然這些設(shè)備顯然功能強(qiáng)大，但它們的使用不一定是互補(bǔ)的；創(chuàng)建一個(gè)定制的多處理平臺(tái)可能很困難。集成設(shè)備制造商現(xiàn)在正在介入，創(chuàng)建低水平設(shè)計(jì)的設(shè)備，以提供同質(zhì)和異構(gòu)多核微控制器。

　　統(tǒng)一架構(gòu)

　　在基本層面上，多核設(shè)備提供了兩全其美；大多數(shù)微控制器指令集非常擅長(zhǎng)控制任務(wù)，但不一定擅長(zhǎng)數(shù)據(jù)處理。修改該指令集（以及因此底層架構(gòu)）以添加以數(shù)據(jù)為中心的指令已變得更加普遍，并產(chǎn)生了有時(shí)稱為統(tǒng)一架構(gòu)的東西，但可能更常見的是數(shù)字信號(hào)控制器 （DSC）。

　　DSC 已經(jīng)面世一段時(shí)間了，它代表了邁向完整“多核”微控制器的第一步。他們解決的應(yīng)用通常反映了在微控制器傳統(tǒng)上很強(qiáng)大或正在尋求變得強(qiáng)大的應(yīng)用中，對(duì)“不僅僅是控制”的需求不斷增長(zhǎng)。電機(jī)控制就是一個(gè)例子，但許多 DSC 的目標(biāo)是更通用的以控制為中心的應(yīng)用，并集成了一系列外圍設(shè)備來支持這一點(diǎn)。

　　一個(gè)例子是飛思卡爾的 56F807它基于飛思卡爾的 56800 內(nèi)核，結(jié)合了類似 MCU 的功能和 DSP 的處理能力。該內(nèi)核遵循哈佛架構(gòu)，包括三個(gè)能夠并行運(yùn)行的執(zhí)行單元，每個(gè)指令周期最多可進(jìn)行六個(gè)操作。它還保留了“C 友好”格式，從而減少了在匯編程序級(jí)別對(duì)設(shè)備進(jìn)行編程以實(shí)現(xiàn)高效代碼執(zhí)行的必要性。56F807 具有兩個(gè)脈沖寬度調(diào)制器，每個(gè)都提供三個(gè)互補(bǔ)的可編程輸出，飛思卡爾將其描述為特定于應(yīng)用的功能。

　　Microchip的dsPIC 系列在 DSC 產(chǎn)品領(lǐng)域也很強(qiáng)大。 這還具有哈佛架構(gòu)，具有修改后的指令集和指令預(yù)取機(jī)制，旨在幫助維持吞吐量和可預(yù)測(cè)的執(zhí)行，并輔以在單個(gè)周期內(nèi)執(zhí)行的大多數(shù)指令。DSP 引擎具有一個(gè) 17 x 17 位乘法器、40 位 ALU、兩個(gè) 40 位飽和累加器和一個(gè) 40 位雙向桶形移位器。

　　圖 1：Microchip 的 dsPIC 具有統(tǒng)一的指令集，可將 DSP 和 MCU 功能結(jié)合在一個(gè)器件中。

　　對(duì)稱處理

　　微控制器多核路徑的下一個(gè)演進(jìn)步驟是引入了具有相同內(nèi)核的兩個(gè)實(shí)例的設(shè)備，或同質(zhì)多核設(shè)備。由于它們共享資源，這些設(shè)備的即時(shí)好處是兩倍的處理性能，不到兩倍的價(jià)格（或系統(tǒng)功率）。

　　更重要的是它提供了對(duì)對(duì)稱多處理的訪問；通過在兩個(gè)核心而不是一個(gè)核心上同時(shí)運(yùn)行給定任務(wù)的能力。每個(gè)相同的內(nèi)核都代表一個(gè)“統(tǒng)一”架構(gòu)，因?yàn)樗ǔ；诮?jīng)過修改的哈佛架構(gòu)，具有專門設(shè)計(jì)用于提供 DSP 和 MCU 功能的指令集。

　　對(duì)于 Analog Devices 的ADSP -BF561，處理塊具有兩個(gè) Blackfin?核心。它被稱為微信號(hào)架構(gòu) （MSA），被描述為一種正交的類似 RISC 的指令集，在單指令集架構(gòu)中提供 SIMD（單指令多數(shù)據(jù)）功能和多媒體功能。每個(gè)相同的內(nèi)核都具有兩個(gè) 16 位乘法器、兩個(gè) 40 位累加器、兩個(gè) 40-ALU、四個(gè) 8 位視頻 ALU 和一個(gè) 40 位移位器，具有獨(dú)立的 L1 緩存，但共享 L2 緩存和統(tǒng)一的內(nèi)存架構(gòu)。

　　圖 2：Analog Devices 的 Blackfin 內(nèi)核是其 ADSP-BF561 的核心。

　　多媒體處理是一項(xiàng)要求很高的應(yīng)用，并且越來越多地在嵌入式層面得到解決，因此出現(xiàn)了 ADSP-BF561 等設(shè)備，以及最近飛思卡爾的i.MX6 系列。該系列可擴(kuò)展設(shè)備具有一個(gè)通用平臺(tái)，支持單核、雙核和四核變體，采用主要兼容引腳和軟件的格式，基于 ARM ? Cortex?-A9 內(nèi)核。內(nèi)核運(yùn)行頻率高達(dá) 1.2 GHz，支持 ARMv7、NEON、VFPv3 和 Trustzone。

　　這些設(shè)備被飛思卡爾歸類為應(yīng)用處理器，主要針對(duì)汽車（信息娛樂）和消費(fèi)（智能設(shè)備）市場(chǎng)，但已迅速被 SBC（單板計(jì)算機(jī)）供應(yīng)商采用，作為更成熟的 x86 架構(gòu)的替代品，這要?dú)w功于它們的低功耗和高性能憑據(jù)，以及運(yùn)行包括 Linux 在內(nèi)的一系列操作系統(tǒng)的能力。它們從單核到四核的可擴(kuò)展性使其成為 SBC 供應(yīng)商的理想選擇，因?yàn)樗鼈兡軌蚴褂猛ㄓ闷脚_(tái)提供一系列性能點(diǎn)。

　　圖 3：飛思卡爾的 i.MX6 系列應(yīng)用處理器從單核設(shè)備擴(kuò)展到四核設(shè)備。

　　非對(duì)稱處理

　　雖然始終需要原始處理能力，但處理更多且通常不同的數(shù)據(jù)的需求也在增加。這催生了一類更新的多核微控制器，它將兩個(gè)或更多具有特定但不同功能優(yōu)勢(shì)的內(nèi)核結(jié)合在一起。這些設(shè)備通常被稱為異構(gòu)多核設(shè)備，并且通常具有兩個(gè)具有非常不同配置文件的內(nèi)核。

　　傳統(tǒng)形式的非對(duì)稱多核處理來自NXP 的 LPC43xx 系列。 它被描述為非對(duì)稱 DSC，具有 ARM 的 Cortex-M4 和 Cortex-M0，它們使用處理器間通信協(xié)議進(jìn)行通信。這允許 -M4 專注于數(shù)字信號(hào)處理任務(wù)，而 -M0 滿足應(yīng)用程序的控制方面。該概念允許將更簡(jiǎn)單的任務(wù)卸載到較小的核心上，從而最大化更強(qiáng)大核心的處理帶寬，以進(jìn)行計(jì)算密集型數(shù)字運(yùn)算，這實(shí)際上是一般協(xié)同處理，特別是非對(duì)稱處理的核心。

　　為允許處理器進(jìn)行通信而實(shí)現(xiàn)的協(xié)議使用共享 SRAM 作為郵箱，其中一個(gè)處理器為另一個(gè)處理器引發(fā)中斷以“檢查”郵箱，當(dāng)接收處理器引發(fā)中斷作為響應(yīng)時(shí)，該郵箱得到確認(rèn)。除了傳統(tǒng)的模擬和數(shù)字通用 I/O 之外，LPC43xx 還具有狀態(tài)可配置的定時(shí)器子系統(tǒng)，而生產(chǎn)的每個(gè)設(shè)備也都有唯一的標(biāo)識(shí)符。

　　大規(guī)模并行

　　雖然飛思卡爾的 i.MX6 系列（目前）擴(kuò)展到四核設(shè)備，但下一步是沿著這條曲線進(jìn)一步向大規(guī)模并行架構(gòu)發(fā)展。在處理世界中，這并不少見。許多網(wǎng)絡(luò)處理器在對(duì)稱處理架構(gòu)中具有相同內(nèi)核的多個(gè)實(shí)例化。然而，在嵌入式領(lǐng)域，大規(guī)模并行微控制器并不常見，在許多工程師看來，可能仍然沒有必要。

　　但是，它們有一個(gè)使用案例，特別是在工業(yè)自動(dòng)化和機(jī)器人等分布式實(shí)時(shí)應(yīng)用中。在這個(gè)領(lǐng)域，純粹的處理能力無法始終克服系統(tǒng)級(jí)限制，例如通信骨干網(wǎng)的速度或需要硬實(shí)時(shí)做出反應(yīng)。

　　在這些情況下，在應(yīng)用點(diǎn)部署低成本但功能強(qiáng)大的微控制器是有意義的，因此它們能夠更好地連接傳感器和執(zhí)行器，而不會(huì)延遲將大量數(shù)據(jù)傳回中央處理器。

　　這描述了初創(chuàng)公司XMOS ?最近開發(fā)的架構(gòu)的關(guān)鍵應(yīng)用領(lǐng)域，該架構(gòu)以大規(guī)模并行格式實(shí)現(xiàn)了大量相對(duì)簡(jiǎn)單的 MCU。xCORE _多核架構(gòu)意味著它能夠同時(shí)運(yùn)行多個(gè)實(shí)時(shí)任務(wù)，因?yàn)樗３滞耆_定的時(shí)序，這是 XMOS 方法的一個(gè)關(guān)鍵優(yōu)勢(shì)。它通過組合具有共享資源但單獨(dú)的寄存器文件的多個(gè)邏輯內(nèi)核來實(shí)現(xiàn)這一點(diǎn)。每個(gè)邏輯核心都獲得了由 xTIME 時(shí)序和同步技術(shù)控制的有保證的處理能力；正是這項(xiàng)技術(shù)賦予了 xCORE 獨(dú)特的可預(yù)測(cè)性和實(shí)時(shí)響應(yīng)能力。

　　邏輯核心排列在塊中，每個(gè)塊具有多達(dá)八個(gè)邏輯核心。然后這些瓦片在給定設(shè)備中以倍數(shù)排列，這意味著有 1、2 或 4 個(gè)瓦片可提供 4、6、8、10、12、16 和 32 個(gè)邏輯處理器內(nèi)核的設(shè)備。這種方法的一個(gè)主要特點(diǎn)是它可以返回的低延遲；XMOS 表示，雖然其他 MCU 報(bào)告的響應(yīng)時(shí)間為數(shù)十毫秒，但 xCORE 設(shè)備的響應(yīng)時(shí)間是在 10 ns 的分辨率下測(cè)量的。這種嵌入式性能的另一個(gè)特點(diǎn)是它的靈活性。xCORE 設(shè)備不是“硬連線”外設(shè)，而是在軟件中實(shí)現(xiàn)外設(shè)。這些軟件定義的外圍設(shè)備是使用 I/O 端口、邏輯處理器和 SRAM 的組合構(gòu)建的，大多數(shù)外圍設(shè)備只適合一個(gè)邏輯處理器。

　　結(jié)論

　　雖然已經(jīng)很多，但多核 MCU 的可用性將會(huì)增加；ARM 的“big.LITTLE”技術(shù)以鎖步格式將其兩個(gè) Cortex-A 類內(nèi)核匹配在一起，這允許應(yīng)用軟件根據(jù)當(dāng)前的性能需求在任一內(nèi)核上運(yùn)行，而不會(huì)錯(cuò)過時(shí)鐘節(jié)拍。這可以延長(zhǎng)大部分時(shí)間處于睡眠模式的便攜式設(shè)備的電池壽命，而不會(huì)在需要時(shí)犧牲性能。

　　另一個(gè)為什么在單個(gè)設(shè)備中可以使用多個(gè)內(nèi)核的例子是克服嵌入式閃存的速度限制。通過在兩個(gè)小型低成本內(nèi)核（例如 Cortex-M0）上以非對(duì)稱方式劃分任務(wù)，可以在使用低成本嵌入式存儲(chǔ)器的同時(shí)訪問內(nèi)核的全部性能。實(shí)現(xiàn)嵌入式閃存的成本通常決定了當(dāng)今 MCU 的成本，因此通過使用以互補(bǔ)方式工作的兩個(gè)內(nèi)核，可以有效地消除瓶頸。這種方法的一個(gè)例子來自東芝，它最近宣布了其首款基于 Cortex-M0 的多核 MCU。通過使用兩個(gè)內(nèi)核，嵌入式閃存的速度限制得到緩解。

　　圖 4：結(jié)合高端和低端處理器可以提供低功耗的性能。

　　隨著現(xiàn)在 32 位 MCU 的量產(chǎn)價(jià)格低于 1 美元，很明顯，對(duì)這種性能水平的需求已經(jīng)存在，因此，與大多數(shù)應(yīng)用領(lǐng)域一樣，性能越高越好，特別是如果它帶有很少或不增加系統(tǒng)功率。雖然“免費(fèi)”性能可能過于令人期待，但與 MCU 中通常存在的許多其他資源相比，嵌入式內(nèi)核現(xiàn)在的物理尺寸更小，所需的功率也更少。預(yù)計(jì)在不久的將來會(huì)出現(xiàn)更多的多核 MCU 似乎是合理的。