一種基本信號產(chǎn)生器的設(shè)計與實現(xiàn)

　　 SOPC是以PLD取代ASIC，更加靈活、高效的SOC解決方案。SOPC的設(shè)計是通過以IP核為基礎(chǔ)、以硬件描述語言為主的設(shè)計手段，并借助于以計算機(jī)為平臺的EDA工具進(jìn)行的。它代表一種新型的系統(tǒng)設(shè)計技術(shù)，也是一種軟硬件協(xié)同設(shè)計技術(shù)。可以方便地將硬件系統(tǒng)與常規(guī)軟件集成在單一可編程芯片中。它可編程的靈活性和IP設(shè)計的重用性保證了產(chǎn)品的差異性，并縮短面市時間，也無需庫存和一次性投片費用，降低了投資風(fēng)險。所以相對于ASIC具有獨特的優(yōu)勢，與ASIC一起形成共存互補(bǔ)的局面。

???????? 介紹一種基于SOPC的基本信號產(chǎn)生器的設(shè)計技術(shù)，以Altera公司EP1C6Q240C8為硬件核心，把軟核CPU嵌入到FPGA之中構(gòu)成片上系統(tǒng)(SOPC)，并結(jié)合存儲電路、高速DAC電路、LCD電路、鍵盤電路、JTAG配置電路以及電源電路等進(jìn)行了硬件電路的設(shè)計，以此實現(xiàn)基本信號產(chǎn)生器。闡述了各主要模塊設(shè)計方案，并給出軟硬件測試圖。通過示波器觀察，滿足了系統(tǒng)設(shè)計要求，達(dá)到預(yù)期目標(biāo)。

　　1 系統(tǒng)設(shè)計方案

　　本系統(tǒng)采用以EP1C6Q240C8為核心的設(shè)計方案，如圖1所示。

　　方案利用了FPGA優(yōu)秀的集成特性，把Nios IICPU模塊、DDS模塊、4×4鍵盤掃描模塊等集成在FPGA上實現(xiàn)，外部只接少量的電源模塊、DAC模塊以及其他輸入輸出設(shè)備。把傳統(tǒng)的完全基于硬件的大部分工作轉(zhuǎn)換成在PC機(jī)上通過軟件設(shè)計編程來實現(xiàn)，減小了系統(tǒng)設(shè)計的復(fù)雜性。

　　工作原理如圖1所示。外接4×4鍵盤根據(jù)1602液晶顯示，通過FPGA的鍵盤掃描模塊向NiosⅡCPU發(fā)送鍵盤掃描碼，NiosII CPU根據(jù)接收到的掃描碼產(chǎn)生相應(yīng)的信號數(shù)據(jù)以及控制信號，并通過PIO傳送給FPGA中的DDS模塊，之后DAC器件將DDS產(chǎn)生的8位信號數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換，從而產(chǎn)生任意頻率的方波、三角波、正弦波。

　　2 系統(tǒng)實現(xiàn)

　　本系統(tǒng)實現(xiàn)主要分3個層次：電路板級設(shè)計、FPGA硬件設(shè)計以及Nios II軟件程序設(shè)計。

　　2.1 電路板級

　　在電路板級設(shè)計中，采用Altera公司的EP1C6Q240C8作為設(shè)計核心，如圖3所示。由于FPGA配置數(shù)據(jù)掉電后會丟失，所以需要另外搭配一個配置芯片。EPCS1是Altera的專用配置芯片，專門用于存貯對FPGA的配置數(shù)據(jù)，以保證在FPGA掉電后還能夠保存配置信息，再次上電時FPGA芯片會自動從EPCS1中讀取數(shù)據(jù)進(jìn)行配置。

　　為了便于功能更新以及擴(kuò)展，在FPGA外加上Flash、SRAM和SDRAM作為FPGA的程序和數(shù)據(jù)存儲器的擴(kuò)展，地址線通過EXT_ADDR引出，數(shù)據(jù)線通過EXT_DATA引出，增加電路的擴(kuò)展性。

　　FPGA中DDS模塊的雙口RAM中輸出的數(shù)據(jù)為8位數(shù)字信號，只有通過DAC轉(zhuǎn)換電路才能將數(shù)據(jù)轉(zhuǎn)換成相應(yīng)的模擬信號。綜合分辨力、轉(zhuǎn)換速度以及接口方式等要求，本設(shè)計采用ADI公司的AD9708作為系統(tǒng)DAC器件。AD9708的數(shù)據(jù)線和時鐘線與FPGA的I/O腳連接。AD9708的數(shù)字地和模擬地在片內(nèi)是獨立的，應(yīng)通過外部引腳將其連接在一起。同樣，模擬電源和數(shù)字電源在內(nèi)部也是獨立的，為了減少來自數(shù)字電源的噪聲，可在模擬電源輸入端串聯(lián)一個磁珠再與數(shù)字電源連在一起。

　　2.2 FPGA硬件設(shè)計

FPGA硬件設(shè)計是建立在電路板設(shè)計基礎(chǔ)上的對FPGA芯片功能的設(shè)計，將一些可以在電路板上實現(xiàn)的功能在FPGA內(nèi)部通過采用硬件描述語言或搭建模塊的方式來實現(xiàn)，減少了上層設(shè)計的工作量以及系統(tǒng)硬件的風(fēng)險。通常本層設(shè)計是通過通用計算機(jī)平臺上的可視化編程軟件實現(xiàn)的，本設(shè)計采用Altera公司的Quartus II 8.1系列設(shè)計工具。

　　2.2.1 DDS模塊設(shè)計

　　如圖4所示，頻率控制字鎖存器保存頻率設(shè)置字M。雙口RAM的寫地址、寫數(shù)據(jù)以及寫使能端口完成對RAM中1 024 Byte數(shù)據(jù)的更新，N位累加器輸出結(jié)果的高10位作為雙口RAM的讀地址。在系統(tǒng)時鐘fclk的作用下累加器根據(jù)頻率控制字M輸出連續(xù)變化或跳躍變化的地址，雙口RAM循環(huán)輸出相應(yīng)地址單元中的8位數(shù)據(jù)，此8位數(shù)據(jù)接到DAC輸入口。

　　假設(shè)雙口RAM中存放一個周期的正弦信號數(shù)據(jù)，那么此時DAC輸出的正弦信號的頻率fout=fclk×M/2N，同理，當(dāng)雙口RAM中存放的是方波或者三角波數(shù)據(jù)時，DAC也會輸出相應(yīng)頻率的信號。

　　模塊中32位頻率控制字鎖存器，是用VerilogHDL語言實現(xiàn)的，并生成自定義模塊以供上層原理圖調(diào)用。N位累加器和雙口RAM是利用Quar-tus II8.1中的MegaWizard Plug-IN manager定制實現(xiàn)。

　　2.2.2 定制Nios II CPU

　　32位的Nios II軟核是該基本信號發(fā)生器的核心模塊，主要用于人機(jī)界面的控制、鍵盤值的讀取以及控制DDS模塊輸出信號的頻率和樣式。

　　如圖1所示，CPU與外圍設(shè)備之間要添加相應(yīng)的外圍接口，通過Avalon總線與相關(guān)部件相連，通過Avalon的讀寫時序?qū)Ω鱾€設(shè)備進(jìn)行操作。在SOPCBuilder中可以提供眾多IP核，通過定制即可完成相應(yīng)系統(tǒng)的設(shè)計。

　　在軟核定制過程中，I/O接口設(shè)計充分體現(xiàn)了軟核設(shè)計的可裁減優(yōu)勢，根據(jù)系統(tǒng)設(shè)計的要求，任意改變IO口的個數(shù)和類型，使用方便。根據(jù)本設(shè)計功能的要求，確定IO口如表1所示。