應對FPGA/SDI子系統(tǒng)中的高速板布局挑戰(zhàn)

應對FPGA/SDI子系統(tǒng)中的高速板布局挑戰(zhàn)

美國國家半導體公司? Tsun-kitChin

簡介

電視和影院已經進入數字時代。視頻圖像曾以標準傳輸率(270Mb/s)傳輸，后來升級到高傳輸率(1.485Gb/s)，現在已上升到3Gb/s。更高傳輸率實現了更高分辨率的娛樂圖像傳輸，但同時也使硬件工程師和物理布局設計師面臨著更大的挑戰(zhàn)。很多視頻系統(tǒng)都采用多功能FPGA和多傳輸率SDI集成電路，以支持高性能專業(yè)視頻在長距離的傳輸。FPGA需要高密度、細跡線寬度的傳輸，而高速模擬SDI傳輸需要阻抗匹配和信號保真。本論文概述了硬件工程師面臨的挑戰(zhàn)，并為處理這些挑戰(zhàn)提供了建議。

FPGA/SDI子系統(tǒng)

在典型的FPGA/SDI板中，數字視頻信號在BNC（卡拴式同軸接頭）與高性能SDI75?跡線模擬集成電路之間傳輸。FPGA和SDI集成電路之間的互連包含通過FPGA細間距球柵發(fā)送的多對100?差分信號。其中一個布局難點是75?單端跡線和100?差分跡線的共存。通常，這兩種跡線在元件所在頂層上傳輸。適合75?的跡線寬度對于100?跡線可能過寬。圖1是FPGA/SDI的示意框圖，顯示75?和100?的兩個區(qū)。


圖1 典型FPGA/SDI框圖

SDI布局難點

電影與電視工程師學會(SMPTE)發(fā)布了同軸電纜上數字視頻的傳輸標準。規(guī)定信號幅值為800mV±10%。必須通過芯片外的75?±1%精確終端電阻器滿足此幅值要求。SMPTE標準還包含輸入和輸出的回波損耗要求，基本規(guī)定了輸入或輸出端口如何近似于75?網絡。圖2顯示SMPTE對回波損耗的要求。

芯片外阻抗平衡網絡由電感器和并聯(lián)電阻器構成，通常用于抵消SDI集成電路的輸入或輸出電容。大交流耦合電容器(4.7μF)通常用于傳輸SDI串行位流，以避免低頻直流漂移。如圖3所示，75?跡線的SDI集成電路及其BNC連接器之間附有多個芯片外無源元件。每個元件都具有串聯(lián)寄生電感，每個元件焊盤又具有并聯(lián)寄生電容，從而影響與75?匹配的總阻抗。SDI布局的難點在于最大限度減少外部無源元件在75?SDI端口造成的阻抗失配。

選擇FPGA/SDI子系統(tǒng)的板堆疊

應該使用什么跡線寬度 在小于3Gb/s的SDI速度中，銅損耗很小，并不構成選擇跡線寬度的重要考慮因素。選擇略小于元件接合焊盤的跡線寬度更為重要，以最大限度減少阻抗失配。0402尺寸的無源元件需要20密爾x25密爾的接合焊盤，以使15密爾到20密爾的跡線寬度最適合于75?SDI跡線。

為了便于傳輸和偏斜匹配，FPGA的100?差分信號使用細跡線寬度傳輸。寬松的耦合跡線通常用于避免較大的阻抗變化，而分支出的緊密耦合跡線則連接到終端電阻器或交流耦合電容器。

圖4顯示了適用于FPGA和SDI信號傳輸的板堆疊。在此堆疊中，SDI信號跡線采用在第4層以GND2為基準的75?單端微帶線。GND2是在第4信號層形成的金屬島。第2和第3層的金屬（GND1和VCC面）在75?跡線區(qū)被移除，以使其不會降低跡線的特征阻抗。FPGA的100?差分跡線是在第2層以GND1為基準的寬松耦合微帶線。兩個接地基準（GND1和GND2）通過接地縫補鍍通孔相連。此板堆疊排列允許通過調節(jié)絕緣長度h2自由選擇75?跡線的寬度，以及通過調節(jié)h1自由選擇100?跡線的寬度。


圖2? SDI端口和SMPTE限制值的輸入回波損耗圖

圖3 典型SDI電路（僅顯示高速信號路徑）

圖4 具有75?和100?跡線單獨接地參考的板堆疊

BNC連接器的布局

很多SDI板的常見問題是使用非優(yōu)化BNC連接器布局，因此產生嚴重的阻抗失配、無法滿足回波損耗要求，并削弱了設備的信號保真度。圖5顯示板的橫截面，其中12密爾寬的微帶線連接到50密爾寬的邊沿安裝BNC焊盤上。接地面被置于頂部跡線下的絕緣距離點上，以實現目標跡線阻抗。連接器的接合焊盤是寬微帶線，因此焊盤的特征阻抗略低于跡線阻抗。焊盤具有較大的阻抗降，從而影響回波損耗和限制跡線的傳輸帶寬。

圖5還顯示了通孔BNC布局的橫截面。內接地和供電面與鍍通孔絕緣，以避免短路。圓柱孔帶有一定的電感。每個接地或供電面的鍍通孔都具有寄生電容。小間隔的大鍍通孔將抑制容易造成大組抗降的多余電容。圖6顯示具有60密爾孔和20密爾間隔的設計不佳通孔BNC的阻抗形態(tài)，圖中顯示了鍍通孔的阻抗從75?跡線下降到40?。


圖5 BNC布局的橫截面圖

圖6 設計不佳的通孔BNC的阻抗形態(tài)

設計良好的BNC布局

設計良好的BNC布局的目標是避免BNC布局與連接到布局的跡線間產生過多的阻抗失配，可以遵循信號路徑查找板結構變化可能導致的阻抗失配。時域反射計是能夠確定阻抗失配發(fā)生位置的儀器?？梢允褂秒姶?a href="http://www.wenjunhu.com/tags/仿真器/" target="_blank">仿真器檢查板布局設計中的阻抗變化。如果阻抗過低，應設計能夠抵消過多電容的板結構；如果阻抗過高，應增加額外寄生電容使阻抗值接近目標值。通過正確的電感和電容值，可以建立具有所需特征阻抗的通孔BNC布局。圖7顯示良好的通孔BNC布局示例，圖8顯示非常接近75?目標值布局的阻抗。

圖7 良好通孔BNC布局的頂視圖

圖8 良好通孔BNC布局的阻抗形態(tài)

FPGA/SDI板的布局指導原則

FPGA/SDI板的數據傳輸率低于3Gb/s，信號轉換時間約為100微微秒。SDI板布局的難點不在于速度，而在于計劃一種布局策略以最大限度減少與75?SDI端口很多外部元件的阻抗失配，設計大BNC控制器的受控阻抗布局和實施支持75?和100?跡線的板堆疊?？梢酝ㄟ^遵循以下這些簡單的布局指導原則解決這些難點：

?將跡線阻抗設為75?±10%、100?±10%

?使用最小的表面貼裝元件和最小的無源元件接合焊盤

?選擇能最大限度減少信號路徑上阻抗失配的跡線寬度

?選擇支持單獨接地基準75?單端跡線和100?寬松耦合差分跡線的板堆疊

?使用表面貼裝陶瓷電容器和射頻信號電感器

?使對回波損耗有影響的元件（終端電阻器、阻抗平衡網絡）盡可能接近集成電路針腳

?使用75?受控阻抗，設計良好的BNC布局

?保持互補信號發(fā)送的對稱性

?均勻地傳送100?差分跡線（使跡線上的跡線寬度和跡線間隔保持均勻）

?避免陡彎，使用45度彎曲

?遵循信號路徑識別幾何變化，并預估相應的阻抗變化

?使用整平面。如果需要采用凹凸地面抵消過多的寄生電容，應謹慎使用；借助三維仿真工具決定布局

?使用最短的VCC和接地路徑，將針腳連接到通孔面

布局示例

圖9是美國國家半導體LMH03843Gbps/HD/SDSDI自適應電纜均衡器、LMH0341SDI解串行器、LMH0340SDI串行器和FPGA（未顯示）的簡要布局圖。本例使用圖4中顯示的堆疊。第2層（綠色顯示）是8密爾寬100?差分跡線的接地基準，它連接到LMH0384的輸出針腳SDO+和SDO-以及LMH0340和LMH0341的LVDS信號傳送線。第4層上的金屬島（藍色顯示）用作75?跡線的接地面。這兩個接地基準使用設備DAP連接通過地面縫合到一起。



圖9 LMH0384、LMH0340和LMH0341的布局示例

交流耦合電容器C2緊鄰SDI+的輸入針腳。阻抗匹配網絡L1和R1通過C2盡可能地靠近輸入針腳SDI+。75?終端電阻器R2置于C2后方，以最大限度減小接線柱的影響。

這種設計使用0402尺寸元件，盡可能減少75?跡線的阻抗變化，75?跡線通過20密爾微帶線連接到第4層基準。BNC使用的布局應具有良好的信號發(fā)送，以實現低回波損耗。

圖9注釋如下：

注1-使用100?差分阻抗連接到第2層基準的耦合跡線。

注2-第2和第4層的接地縫合。

注3-C4鄰近集成電路針腳。

注4-C2盡量靠近集成電路輸入針腳；R275?接收端子置于C2后方。

注5-L1、R1阻抗匹配網絡通過C2鄰近SDI+針腳。

注6-使用75?受控阻抗跡線連接到第4層基準。使用0402元件。使用15-25密爾的跡線寬度，以最大限度減少較大元件焊盤導致的阻抗降。

注7-BNC使用75?受控阻抗布局。

總結

SDI板布局的難點在于設計一種方案，可以最大限度減少75?端口上很多外部元件引起的阻抗失配。使用75?微帶線以及與無源元件的接合焊盤尺寸相當的跡線寬度可以實現使阻抗失配降到最低的目標。使用第二接地基準就可以為連接到高針腳數FPGA的100?差分跡線靈活選擇較細跡線寬度。務必使用75?受控阻抗設計良好的BNC布局。建議在信號路徑上查找因布局結構變化引起的阻抗變化，并設計一種方式可以抵消過多電感或電容以保持目標特征阻抗值。通過遵循幾個簡單的布局指導原則，可以設計符合SDI高信號保真要求的板，并實現高密度連接至FPGA。