轉(zhuǎn)換器時鐘技術(shù)向高速數(shù)據(jù)時鐘發(fā)展

無線基礎(chǔ)設施、寬帶和儀器儀表應用通常需要高性能的時鐘電路，它們主要需要時鐘的器件是高速數(shù)據(jù)轉(zhuǎn)換器。這些系統(tǒng)的時鐘電路所需的幾個關(guān)鍵性能指標包括低相位噪聲和抖動、精確的頻率轉(zhuǎn)換和去抖動能力。高性能轉(zhuǎn)換器時鐘解決方案所體現(xiàn)的許多屬性可被有線網(wǎng)絡所用的時鐘解決方案延用。整個有線網(wǎng)絡對互操作性和可靠同步的需求也衍生出某些獨特的時鐘系統(tǒng)需求。希望這篇文章有助于對這兩個應用領(lǐng)域的時鐘技術(shù)需求進行對比和分析。

轉(zhuǎn)換器時鐘

基站收發(fā)器、寬帶調(diào)制解調(diào)器和高端儀器儀表通常需要具有高動態(tài)范圍和高采樣率的ADC和/或DAC。高動態(tài)范圍是為了將信號解析到所需的精度。高采樣率則是處理高帶寬信號所必需的。無論是無線電系統(tǒng)、調(diào)制解調(diào)器或者是測量儀器，對轉(zhuǎn)換器的要求將取決于整個系統(tǒng)的規(guī)格參數(shù)和架構(gòu)。該轉(zhuǎn)換器的采樣時鐘的頻譜純度往往會對實際達到的性能產(chǎn)生重大影響。

一個無線收發(fā)器電路的例子如圖1所示。除了為ADC和DAC提供時鐘，時鐘發(fā)生器還負責將時鐘信號分配到收發(fā)器卡上的其他幾個電路模塊。接下來我們將集中討論時鐘抖動和相位噪聲對ADC性能的影響。

圖1：收發(fā)器系統(tǒng)框圖。

無線電接收器中ADC的一個關(guān)鍵指標是信噪比(SNR)，它將影響到ADC在給定幅度范圍內(nèi)能夠達到的信號采樣精度。理想情況下，ADC應該能夠以很高的分辨率將非常小的模擬輸入信號轉(zhuǎn)換成精確的數(shù)字信號。按照無線電術(shù)語，ADC的SNR將決定最小可檢測信號(MDS)。

N位轉(zhuǎn)換器基于量化噪聲的理論SNR等于：

SNR = 6.02(N) + 1.8 db

因此，對于一個14位轉(zhuǎn)換器，其可以實現(xiàn)的最佳SNR大約為86db。

在IF采樣架構(gòu)中，如圖1所示框圖，對時鐘抖動的要求可以說非常嚴格。事實上，提供給ADC的時鐘的質(zhì)量常常是系統(tǒng)SNR性能的一個限制因素。這可以通過以下公式來理解。

這個公式定義了采樣時鐘的寬帶抖動與ADC在某一給定模擬輸入頻率抖動情況下可以達到的最大SNR之間的關(guān)系。舉例來說，如果采樣時鐘的寬帶抖動為275fs ，對170MHz的中頻信號采樣時，SNR基本上不會高于70.65db。

實際上，ADC內(nèi)的其他噪聲機制通常會將SNR值限制在低于理論水平或量化噪聲(公式1) 。這一內(nèi)部噪聲是由于模擬信號路徑和采樣時鐘路徑中的器件熱噪聲而引起的。采樣時鐘路徑中的器件噪聲有效地轉(zhuǎn)換為相位調(diào)制噪聲，又稱為孔徑抖動。這種行為就像外部時鐘上的抖動，遵循公式2 ，孔徑抖動(taperture-jitter)代替時鐘抖動(tclock-jitter)。由公式2可以看出，隨著采樣的IF頻率(fanalog)增加，SNR下降。

外部時鐘的頻譜純度與ADC可實現(xiàn)的SNR之間的關(guān)系，可以通過以下一組實驗室測量數(shù)據(jù)進行表述。圖2顯示了14位ADC采樣170MHz中頻信號的FFT波形。在這種情況下所用的外部時鐘是源自頻譜純凈的Wenzel實驗室參考振蕩器，驅(qū)動著帶高壓擺率輸出信號的低抖動矩形波整形電路。測量的意圖是盡量減少時鐘的影響，并確定由于ADC效應所達到的SNR。由此產(chǎn)生的相對滿量程輸入信號的SNR測量數(shù)據(jù)，在圖中標示為SNRFS，是76db。這與ADC數(shù)據(jù)手冊1是一致的。Wenzel實驗室參考振蕩器的確會對SNR有一定影響，但所測的SNR主要是受ADC量化噪聲和內(nèi)部ADC孔徑抖動的共同影響。

圖2：14位ADC的FFT波形。模擬輸入頻率= 170MHZ，時鐘頻率= 122.88MHz。SNRFS =76db。

現(xiàn)在，我們將使用一個適合實際收發(fā)卡時鐘應用的內(nèi)置VCO的時鐘IC。為了估算這一時鐘信號對ADC性能產(chǎn)生的影響，我們可以先測量時鐘電路的相位噪聲。其相位噪聲曲線如圖3所示。

圖3 ：時鐘IC在122.88MHz下的相位噪聲

在給定的頻率范圍內(nèi)，我們可以使用下列公式來將相位噪聲轉(zhuǎn)換成時間抖動。

該公式本質(zhì)上是對相位誤差在目標頻率范圍內(nèi)進行積分并從一個相對2π的積分弧度誤差轉(zhuǎn)換成均方根時間誤差。

將圖3的相位噪聲數(shù)據(jù)代入公式3，在50kHz至61MHz的頻率范圍內(nèi)，會得出230fs的抖動值。50kHz至61MHz頻率范圍是用來對應有效的FFT測量范圍，后者將用于檢驗抖動對所測SNR的影響的估算是否準確。低至50kHz是源于FFT的有效二進制間距，高至61MHz是奈奎斯特頻率。將得出的230fs抖動代入公式1則得出72.2db的SNR值。

然而，實際達到的SNR將受到該抖動和固有ADC噪聲的共同影響。圖2 FFT波形的SNR(76db)與根據(jù)時鐘抖動得出的估算值(72.2db)的和平方根將得出70.68db的復合SNR。

為了檢驗這一估算值，圖4顯示了采用此時鐘IC作為采樣時鐘的相應ADC FFT波形。所達到的SNR接近基于時鐘抖動的估算值，體現(xiàn)了時鐘抖動對ADC性能的影響至關(guān)重要。

圖4：采用時鐘IC的14位ADC的FFT波形。模擬輸入頻率= 170MHZ，時鐘頻率= 122.88MHz。SNRFS =70.75db。

應該強調(diào)的是，公式2中的抖動是寬帶均方根抖動。抖動帶寬有時被認為是ADC編碼輸入的有效帶寬。由于該ADC是個采樣系統(tǒng)，編碼輸入的寬帶噪聲在奈奎斯特頻帶內(nèi)可能被混疊多次。被混疊的抖動帶寬的有效數(shù)字等于將奈奎斯特帶寬除以編碼輸入的帶寬。(見參考文獻3提供的詳細方案)。但如果時鐘邊沿的壓擺率很快速，在編碼輸入處噪聲電壓到時間誤差(抖動)的轉(zhuǎn)換將被衰減。通過在編碼輸入之前改善時鐘邊沿和保持很高的壓擺率可獲得最佳的性能。在這些條件下，將抖動進行高達奈奎斯特頻率的積分就可提供一個合理的估算，因為上述相關(guān)性表明了該時鐘抖動對ADC SNR的影響。

盡管上述討論的重點是ADC，本底噪聲和DAC的SNR由于高抖動采樣時鐘會以類似方式下降。

采樣時鐘的寬帶抖動并不是采樣時鐘頻譜純度的唯一需要考慮的方面?！敖d波”(close-in)相位噪聲3也會影響系統(tǒng)性能。

不過近載波相位噪聲對SNR的影響甚微，更重要的影響來自相鄰信道信號產(chǎn)生的相位噪聲，可以使一個“有用”信號失真。這種效應類似于模擬混頻過程中的相位噪聲相互混頻。轉(zhuǎn)換器的編碼過程本質(zhì)上是復制混頻過程。編碼時鐘和模擬輸入信號在時域中相乘。這相當于在頻域中進行大家熟知的卷積。如圖5所示，其結(jié)果是造成在編碼時鐘上的任何相位噪聲裙緣將被復制在采樣輸入信號上?；诰幋a率和采樣信號之間的頻率比例，關(guān)于每個載波幅度的相對相位噪聲將被修改。一個強相鄰信道信號的相位噪聲裙緣擴展到一個有用弱信道時，并有效地使后者失真，問題就出現(xiàn)了。圖6的FFT波形體現(xiàn)了這種效應。在此圖中，一個ADC采樣一個小的有用信號，但存在很強的相鄰干擾，干凈時鐘條件和高相位噪聲條件相重疊?？梢钥闯?，時鐘的相位噪聲裙緣在強干擾上被復制，并擴展到有用信號的頻帶中。取決于所采用的調(diào)制標準，相位噪聲頻率偏移可從數(shù)十kHz擴展至數(shù)MHz。

圖5 ：頻譜分析儀波形圖：層疊在干凈時鐘上的帶高相位噪聲的編碼。

圖6 ：強干擾的相位噪聲擴展到“有用”信號頻段。

采樣時鐘相位噪聲對DAC的影響通常表現(xiàn)為調(diào)制信號的誤差向量幅度(EVM)有所降低。對于給定的調(diào)制方案，高相位噪聲有效地影響星座點使EVM下降并潛在地提高了誤碼率。圖7所示的16 QAM星座圖中體現(xiàn)了這一點。圖7(a)展示了干凈時鐘條件下的星座圖。圖7(b)展示了高相位噪聲時鐘對星座圖的影響。相位噪聲事實上旋轉(zhuǎn)了降低相鄰點噪聲容限的星座點有效相位。應當注意的是，寬帶相位噪聲和抖動也會降低EVM。在帶通濾波用于DAC輸出的應用中，主要的考慮事項就是近載波相位噪聲。

圖7：(a)干凈時鐘的16QAM星座圖。(b) 帶高相位噪聲的時鐘對星座圖的影響。

顯然，時鐘的頻譜純度是收發(fā)器時鐘解決方案的一個關(guān)鍵方面，但人們還期望時鐘系統(tǒng)能提供其他一些功能。

回到圖1可看到，該收發(fā)器具有多個接收通道，每個都需要單獨的ADC。在某些情況下，也會使用多個DAC通道?？赡苄枰~外的時鐘通道來為用于數(shù)字預失真、FPGA或基帶ASIC芯片的ADC提供時鐘。

DAC和ADC編碼率通常各不相同。FPGA和基帶元器件也可能需要不同的頻率。頻譜干凈的主時鐘信號需要單獨分配給每個通道，為該通道分頻為所需的頻率，然后轉(zhuǎn)換成適當?shù)妮敵鲂盘柛袷?。單一收發(fā)卡的輸出信號通常混合了LVPECL、LVDS和CMOS格式。兩個通道之間往往要求偏斜很緊密，以限制PCB布線的延遲變化。在某些情況下，在兩個時鐘之間設置延遲或相位偏移是必要的。在轉(zhuǎn)換器采樣時鐘和用于將ADC輸出數(shù)據(jù)鎖存到基帶芯片的時鐘之間可能需要這樣做。

在這些系統(tǒng)中，通道與通道之間的耦合是一個需要考慮的因素。如前所述，DAC和ADC時鐘通常運行于不同的頻率。通道之間的耦合，或時鐘從一個通道向另一個饋送可能會在采樣時鐘上導致不想要的雜散音。有用的時鐘信號和無用的噪聲可能會導致產(chǎn)生乘積混頻，這可能在有問題的地方產(chǎn)生毛刺。如果混頻發(fā)生在編碼輸入處，這些問題有時可通過在主時鐘和輸入時鐘邊沿及時進行偏置而得到緩解。具備調(diào)節(jié)每個低抖動時鐘延遲的能力可以成為時鐘系統(tǒng)的一項優(yōu)勢。

為了盡量減少系統(tǒng)宕機時間，在輸入?yún)⒖汲霈F(xiàn)故障的情況下，時鐘系統(tǒng)應提供“備份”功能。這可通過增加第二個參考輸入來實現(xiàn)，在主參考出錯的情況可以切換到這個備份參考輸入。這種備份時鐘的指配有時被稱為“時鐘冗余”。監(jiān)測主時鐘、檢測故障然后切換到備份的能力被稱為“參考切換”功能。

對于主時鐘和輔時鐘均出現(xiàn)故障的情況，可實施另一層保護功能，被稱為“保持（holdover）”。在保持模式中，時鐘系統(tǒng)進入一種模式，即在輸入失效之前盡可能長時間地保持時鐘頻率。對于給定的時鐘系統(tǒng)，保持的準確性和持續(xù)時間取決于時鐘電路架構(gòu)。本文第二部分在討論網(wǎng)絡時鐘時對此會有更詳細的闡述，因為那些系統(tǒng)中的保持模式要嚴格得多。對于收發(fā)器系統(tǒng)，保持模式并不試圖讓收發(fā)器工作在它的正常性能水平，而是要保持足夠的時鐘功能，如可生成適當?shù)南到y(tǒng)警報以啟動系統(tǒng)修復。

總而言之，多種多樣的系統(tǒng)需求廣泛存在，以支持各種各樣的空間標準、系統(tǒng)通道數(shù)要求和架構(gòu)方案。這些系統(tǒng)的時鐘必須足夠靈活，以適應廣泛的應用、保證系統(tǒng)可靠性并且還能夠提供轉(zhuǎn)換器所要求的極低抖動和相位噪聲。

(1) AD9445：14位125MSPS ， IF采樣ADC

(2)

(3) 采樣系統(tǒng)和時鐘相位噪聲和抖動的影響。