lpc54102引腳圖_lpc54102引腳說明

lpc54102簡介

　　LPC54102 MCU是基于 ARM Cortex-M4 的嵌入式應(yīng)用微控制器。這些器件包括可選 ARM Cortex-M0+ 協(xié)處理器、104 KB 片上 SRAM、高達(dá) 512 KB 的片上 flash、五個通用定時器、一個帶 PWM 功能的狀態(tài)可配置定時器 （SCTimer/PWM）、一個 RTC/ 警報定時器、一個 24 位多速率定時器 （MRT）、一個重復(fù)中斷定時器 （RIT）、一個窗口化看門狗定時器 （WWDT）、四個 USART、兩個 SPI、三個帶高速從機(jī)模式的超快速模式 I 2C 總線接口和一個 12 位 5.0 MSPS ADC。

　　ARM Cortex-M4 是一款 32 位內(nèi)核，具有低功耗、易調(diào)試、支持模塊高度集成等多種系統(tǒng)增強(qiáng)優(yōu)勢。 ARM Cortex-M4 內(nèi)核 CPU 采用 3 級流水線和哈佛架構(gòu)，具有獨立的本地指令和數(shù)據(jù)總線以及用于系統(tǒng)外設(shè)的第三總線，同時還包含一個支持不確定分支操作的內(nèi)部預(yù)取單元。ARM Cortex-M4 支持單周期數(shù)字信號處理器和 SIMD 指令。內(nèi)核中集成硬件浮點運算單元。

　　ARM Cortex-M0+ 協(xié)處理器是一款高能效、簡單易用的 32 位內(nèi)核，該產(chǎn)品與 Cortex-M4 內(nèi)核的代碼和工具相互兼容。Cortex-M0+ 協(xié)處理器可提供高達(dá) 100 MHz 的性能，具有簡單指令集和縮減的代碼大小。在 LPC5410x 中，Cortex-M0 協(xié)處理器硬件乘法是作為 32 周期的迭代乘法器來實現(xiàn)的。

lpc54102引腳配置

lpc54102引腳說明

　　在LPC54102 上，數(shù)字引腳可分組至兩個端口。每個數(shù)字引腳可能會支持最多四個不同的數(shù)字功能、一個模擬功能，包括通用 I/O （GPIO）。

　　［1］ PU = 輸入模式，已使能上拉電阻 （上拉電阻將引腳拉高至 VDD）。 Z = 高阻抗，禁用上拉或下拉電阻。復(fù)位狀態(tài)反映引腳在復(fù)位時無啟動代碼操作的狀態(tài)。不同電源模式下的引腳狀態(tài)請參見 6.2.2 章 “ 不同電源模式下的引腳狀態(tài) ”。有關(guān)未使用引腳的端接請參見 6.2.1 章 “ 未使用引腳的端接 ”。

　?。?］ 具有可編程干擾濾波器的 5 V 兼容焊盤 （VDD 存在時，容限為 5 V ； VDD 不存在時，容限不超過 3.6 V）；提供具有 TTL 電平和遲滯的數(shù)字 I/O 功能；標(biāo)準(zhǔn)驅(qū)動強(qiáng)度。請參見圖 27。輸入濾波器抑制的峰值或干擾脈沖寬度為 3 ns 至 16 ns （仿真值）。

　?。?］ 真開漏引腳。I2C 總線引腳符合 I2C 總線規(guī)范，支持 I2C 標(biāo)準(zhǔn)模式、I2C 快速模式和 I2C 超快速模式。此引腳要求進(jìn)行外部上拉，以提供輸出功能。電源關(guān)閉時，此引腳處于懸空狀態(tài)，不會干擾 I2C 線路。開漏配置適用于此引腳上的所有功能。

　　［4］ 5 V 兼容引腳提供帶有可配置模式、可配置遲滯和模擬輸入的標(biāo)準(zhǔn)數(shù)字 I/O 功能。配置為模擬輸入時，引腳的數(shù)字部分禁用，且引腳并非 5 V 兼容。

　?。?］ 復(fù)位焊盤。帶干擾濾波器和遲滯功能的 5 V 兼容焊盤。輸入濾波器抑制的尖峰或干擾脈沖寬度為 3 ns 至 20 ns （仿真值）。

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　?。?］ I = 輸入； AI = 模擬輸入； O = 輸出。