SoC設(shè)計之功耗—IR drop

SoC電源/地網(wǎng)絡(luò)給整個芯片供電，一個設(shè)計合理的電源/地網(wǎng)絡(luò)要保證整個芯片的性能和可靠性。如果在電源/地網(wǎng)絡(luò)上引入了噪聲，可能導(dǎo)致電路邏輯上的錯誤或速度延遲。這個電源噪聲就是我們今天要討論的IR drop，也叫voltage drop。

我們先從原理上看IR drop是如何產(chǎn)生的。首先，當(dāng)芯片上各種功能電路同時工作時，穩(wěn)壓電源模塊無法實時響應(yīng)負(fù)載對于電流需求（demand current）的快速變化，芯片上的電源電壓VDD發(fā)生跌落，從而產(chǎn)生電源噪聲?？紤]到電源和地之間的耦合效應(yīng)，VSS也會相應(yīng)的抬高一點。

圖1 IR drop和demand current

隨著制成工藝的不斷升級，金屬連線的寬度越來越窄，致使電阻值越來越高。如果一個器件離供電點很遠(yuǎn)，其等效阻值必然會比較大。由于電源網(wǎng)絡(luò)是全局網(wǎng)絡(luò)，平均長度大，承載著很大的電流，因此IR drop會比較嚴(yán)重。

圖2 電源網(wǎng)絡(luò)等效示意圖

電源噪聲究竟會帶來什么危害呢。芯片內(nèi)部有成千上萬的晶體管，這些晶體管組成內(nèi)部的門電路、組合邏輯、寄存器、計數(shù)器、延遲線、狀態(tài)機(jī)、以及其他邏輯功能。隨著芯片的集成度越來越高，內(nèi)部晶體管數(shù)量越來越大。芯片的外部引腳數(shù)量有限，為每一個晶體管提供單獨的供電引腳是不現(xiàn)實的。芯片的外部電源引腳提供給內(nèi)部晶體管一個公共的供電節(jié)點，因此內(nèi)部晶體管狀態(tài)的轉(zhuǎn)換必然引起電源噪聲在芯片內(nèi)部的傳遞。

對內(nèi)部各個晶體管的操作通常由內(nèi)核時鐘或片內(nèi)外設(shè)時鐘同步，但是由于內(nèi)部延時的差別，各個晶體管的狀態(tài)轉(zhuǎn)換不可能是嚴(yán)格同步的，當(dāng)某些晶體管已經(jīng)完成了狀態(tài)轉(zhuǎn)換，另一些晶體管可能仍處于轉(zhuǎn)換過程中。芯片內(nèi)部處于高電平的門電路會把電源噪聲傳遞到其他門電路的輸入部分。如果接受電源噪聲的門電路此時處于電平轉(zhuǎn)換的不確定態(tài)區(qū)域，那么電源噪聲可能會被放大，并在門電路的輸出端產(chǎn)生矩形脈沖干擾，進(jìn)而引起電路的邏輯錯誤。一般情況下，5%的電壓降會導(dǎo)致15%以上的延遲。如果IRdrop發(fā)生在時序緊張的路徑上，那么后果會更加嚴(yán)重。

除了對芯片本身工作狀態(tài)產(chǎn)生影響外，電源噪聲還會對其他部分產(chǎn)生影響。比如電源噪聲會影響晶振、PLL、DLL的抖動特性，A/D轉(zhuǎn)換電路的轉(zhuǎn)換精度等。由于最終產(chǎn)品工作溫度的變化以及生產(chǎn)過程中產(chǎn)生的不一致性，如果是由于電源噪聲產(chǎn)生的問題，電路將非常難調(diào)試。

為了保證輸出電壓的穩(wěn)定，需要在封裝、PCB上使用去耦電容和合理的電源平面與地平面對。從目前電源完整性分析的角度看，業(yè)內(nèi)普遍認(rèn)為在PCB上可以處理到最高到幾百兆赫茲電源完整性問題，更高頻率的電源完整性問題需要在芯片和封裝設(shè)計時解決。其次，在SoC內(nèi)部，電源/地網(wǎng)絡(luò)采用mesh網(wǎng)格設(shè)計。

芯片內(nèi)部IR drop問題可以通過仿真手段加以分析，目前主流做法分為靜態(tài)分析和動態(tài)分析。靜態(tài)分析時，一般只考慮寄生電阻即可；動態(tài)分析時還要考慮寄生電容和寄生電感的影響。為了避免廣告嫌疑，此處就不多說了。

一般foundry廠家會提供電壓降的signoff標(biāo)準(zhǔn)，比如靜態(tài)5%以內(nèi)，動態(tài)10%以內(nèi)。以上數(shù)字只是舉例用，具體的標(biāo)準(zhǔn)要結(jié)合不同foundry不同工藝來看。在實際SoC設(shè)計中引起IR drop的原因有很多，有全局的，比如floor plan不合理，或者電源網(wǎng)絡(luò)密度不夠等等；也有局部的，比如某一小區(qū)域內(nèi)clock buffer太多，decap很少等等。相對應(yīng)的修復(fù)IR drop的方法也就有很多，要結(jié)合仿真結(jié)果，具體問題具體分析了。