在Zynq AP SoC設(shè)計(jì)中使用HLS IP（二）

對(duì)于硬件加速模塊來(lái)說(shuō)，這些硬件加速模塊會(huì)消耗源于CPU存儲(chǔ)器的數(shù)據(jù)，并且以streaming方式產(chǎn)生數(shù)據(jù)。本文使用Vivado HLS和xfft IP模塊（在IP Integrator使用HLS IP那節(jié)用過）。這些模塊是連接到HP0的AXI4從端口，使得zynq7處理系統(tǒng)的數(shù)據(jù)通過AXI DMA IP核。硬件加速模塊是免費(fèi)的運(yùn)行，并不需要驅(qū)動(dòng)，只要數(shù)據(jù)被CPU推送（通常簡(jiǎn)稱為處理系統(tǒng)或PS）。這里還要強(qiáng)調(diào)軟件要求避免緩存一致性問題。

在Zynq CPU和HLS加速模塊之間Streaming Data

Step 1: 產(chǎn)生HLS IP

這里會(huì)產(chǎn)生兩個(gè)Vivado HLS文件，即fe_vhls_prj和be_vhls_prj，它們都包含HLS IP。

Step 2: 創(chuàng)建Vivado Project

打開Vivado，選擇Create New Project，下一步在Project location里選擇lab2文件夾，并將project name命名為project_1，然后選擇RTL Project和do not specify sources at this time，在Board選擇ZYNQ-7 ZC702 Evaluation Board，最后點(diǎn)擊Finish。

Step 3: 給IP庫(kù)里添加HLS IP

在Flow Navigator窗口點(diǎn)擊IP Catalog，然后選擇IP Settings，在IP Settings對(duì)話框選中Add Repository，在lab2下Create New Folder，并命名為vivado_ip_repo，然后依次添加lab2/hls_designs/fe_vhls_prj/IPXACTExport/impl/ip和lab2/hls_designs/be_vhls_prj/IPXACTExport/impl/ip，現(xiàn)在在HLS IP中有Hls_real2xfft和 Hls_xfft2real這兩個(gè)IP。

Step 4: 創(chuàng)建頂層模塊設(shè)計(jì)

1.點(diǎn)擊Create Block Design，并命名為Zynq_RealFFT，然后添加Fast Fourier Transform IP，并雙擊IP打開Re-customize IP，將Transform Length設(shè)置為512，Target Clock Frequency設(shè)置為100 MHz，并選擇Pipelined, Streaming I/O，接著在Implementation窗口里將Control Signals設(shè)置為ARESETN，Output Ordering Options設(shè)置為Bit/Digit Reversed Order，最后選擇Non Real Time，點(diǎn)擊OK
2.添加Hls_real2xfft和 Hls_xfft2real這兩個(gè)IP，然后將HLS blocks 和 FFT block連接起來(lái)，這里即將hls_real2xftt模塊的dout接口跟FFT模塊的S_AXIS_DATA接口，以及hls_xfft2real模塊的din接口跟FFT模塊的M_AXIS_DATA接口連接起來(lái)，最后按Ctrl+A，給所有模塊Create Hierarchy，并命名為RealFFT，并確認(rèn)Move ‘3’ selected blocks to new hierarchy被選中。

3.下面給RealFFT hierarchical block添加pins，雙擊RealFFT打開block，右擊hls_real2xfft_0模塊的din_V_V端口，并選擇Create Interface Pin，并命名為realfft_s_axis_din（其他默認(rèn)），同理給hls_real2xfft模塊的ap_clk端口Create Pin，并命名為aclk，同理給hls_xfft2real模塊的dout_V端口Create Pin，并命名為realfft_m_axis_dout，同理給ap_res_n端口Create Pin，并命名為aresetn。

4.右鍵Add IP輸入const，雙擊xlconstant_0模塊確認(rèn)Const Val設(shè)置為1，展開所有的ap_ctrl端口，將所有的ap_start端口跟xlconstant_0的輸出端口連接，然后分別連接所有aclk和aresetn端口，添加一個(gè)新的xlconstant，這里將Const Width設(shè)置為16，將Const Val設(shè)置為0，展開S_AXIS_CONFIG端口，最后將s_axis_config_tdata 和s_axis_config_tvalid跟新的xlconstant模塊連接，如下圖

5.添加ZYNQ7 Processing System IP，并點(diǎn)擊Run Block Automation，然后雙擊processing_system7_0模塊，點(diǎn)擊Presets，并選擇ZC702開發(fā)板，然后點(diǎn)擊PS-PL Configuration，展開HP Slave AXI Interface，選中并確認(rèn)S AXI HP0 interface下的S AXI HP0 DATA WIDTH為64，最后選擇Clock Configuration，展開PL Fabric Clocks，將要求的頻率改為100MHz。

6.將RealFFT模塊的realfft_s_axis_din端口跟Zynq AP SoC模塊的S_AXI_HP0端口連接，此時(shí)會(huì)出現(xiàn)三個(gè)小模塊，分別是AXI DMA core, AXI Interconnect和 Processor System Reset block，再將RealFFT模塊的realfft_m_axis_dout跟S_AXI_HP0連接，然后點(diǎn)擊Run Connection Automation，再將RealFFT模塊的aclk和aresetn端口分別連接到processing_system7_0的FCLK_CLK0端口和rst_processing_system7_0_100M的peripheral_aresetn端口，最后run Validate Design。

Step 5: 實(shí)現(xiàn)系統(tǒng)

在進(jìn)行系統(tǒng)設(shè)計(jì)之前，必須生成implementation sources，并且創(chuàng)建一個(gè)HDL wrapper，來(lái)用于綜合和實(shí)現(xiàn)的頂層模塊。
在這里點(diǎn)擊Project Manager，右鍵Zynq_ RealFFT選擇Generate Output Products，去生成必要的源文件，再次右鍵Zynq_RealFFT選擇Create HDL Wrapper，此時(shí)頂層設(shè)計(jì)變成Zynq_ RealFFT _wrapper.v，然后Generate Bitstream，最后在位流文件生成后的窗口里，選擇Open Implemented Design并點(diǎn)擊OK。

Step 6:打開 SDK去測(cè)試 ZYNQ 系統(tǒng)