關(guān)于嵌入式陣列處理器的發(fā)展

處理器芯片，以及在其基礎(chǔ)上發(fā)展起來(lái)的MP系統(tǒng)芯片，設(shè)計(jì)和應(yīng)用都發(fā)展得比較成熟。目前許多嵌入式計(jì)算機(jī)的系統(tǒng)設(shè)計(jì)，已經(jīng)轉(zhuǎn)移到嵌入式MP系統(tǒng)芯片的設(shè)計(jì)上來(lái)；不僅如此，1985年開(kāi)始的FPGA技術(shù)，在2000年就推出了帶嵌入式處理器ARM的FPGA芯片，現(xiàn)在已發(fā)展成了嵌入式MP系統(tǒng)芯片的一種硬件設(shè)計(jì)平臺(tái)。

國(guó)內(nèi)已研制出以8位、16位以及32位處理器為核心的，與應(yīng)用領(lǐng)域緊密相關(guān)的嵌入式MP系統(tǒng)芯片。隨著嵌入式應(yīng)用的微型化與并行計(jì)算的要求越來(lái)越高，以及深亞微米技術(shù)的不斷發(fā)展所帶來(lái)的“紅墻”問(wèn)題，使嵌入式陣列處理器的設(shè)計(jì)成了新的研究熱點(diǎn)。

為了航空航天圖像處理電子設(shè)備的微型化，美國(guó)休斯(Hughes)公司在3um CMOS工藝的基礎(chǔ)上，采用圓片級(jí)的3D 二次集成電路技術(shù)，按照SIMD PE陣列的體系結(jié)構(gòu)，于1987年10月就研制成功了一種3D 陣列處理器。該陣列處理器由5個(gè)大圓片(Wafer)組成了32×32個(gè)16位定點(diǎn)處理元的PE陣列，工作頻率10 MHz，峰值速度為600 MOPS，功耗約1.5W，體積只有手掌大小，如圖2所示。除了32×32的PE陣列外，休斯公司還先后研制了每個(gè)大圓片上有128×128與256×256(=65536)個(gè)功能模塊的陣列處理器。

與其它嵌入式處理器不同，嵌入式陣列處理器設(shè)計(jì)的發(fā)展，從休斯公司的圖像處理的陣列處理器可以看出，是由成千上萬(wàn)的處理元PE的陣列組成的。其它的陣列處理器是存在一個(gè)并行編程的語(yǔ)言問(wèn)題的，早期的解決方法是把常用的程序設(shè)計(jì)語(yǔ)言擴(kuò)充成并行程序設(shè)計(jì)語(yǔ)言，但沒(méi)有得到推廣；現(xiàn)在的解決方法是采用面向并行編程模式的映射語(yǔ)言。由于圖像處理的嵌入式陣列處理器，是一種支持?jǐn)?shù)據(jù)并行計(jì)算的可編程的陣列處理器，采用的是指令流計(jì)算模式的SIMD PE陣列的體系結(jié)構(gòu)，與超級(jí)計(jì)算的陣列處理器不同。

這是一種自然的實(shí)現(xiàn)數(shù)據(jù)并行計(jì)算的陣列處理器的體系結(jié)構(gòu)，因?yàn)榘磿r(shí)間映射方法執(zhí)行數(shù)據(jù)并行算法時(shí)，SIMD PE陣列上所有PE每個(gè)周期執(zhí)行的是同樣的一條指令的“數(shù)組操作”，數(shù)組大小理論上是沒(méi)有限制的；SIMD PE陣列的陣列處理器可以看作是數(shù)據(jù)并行算法的算法處理器(Algorithm Processor)，而不必看作是一個(gè)多處理器，從而得到了圖像處理器的并行編程簡(jiǎn)單性、高效性與通用性。
? ? ? ?現(xiàn)代的陣列處理器的PE陣列基本上是支持兩維算法的，因?yàn)楝F(xiàn)在計(jì)算機(jī)的傳感器輸入主要是空間上的兩維陣列，顯示器輸出也主要還是空間上的兩維陣列，相應(yīng)的PE陣列自然是兩維的；而可視空間是三維的，計(jì)算科學(xué)家是通過(guò)立體視覺(jué)算法在兩維陣列的顯示器上形成三維的立體感的。
? ? ? ?其實(shí)，隨應(yīng)用領(lǐng)域的不同，完成空間并行計(jì)算的陣列處理器還可以是三維的。陣列大小是可以系列化的，陣列設(shè)計(jì)的發(fā)展主要是處理元PE的概念，以及處理元PE中的操作的概念，都應(yīng)當(dāng)是廣義的，還有一般處理器中所沒(méi)有的處理元PE之間的互連方法以及陣列處理器芯片之間的互連方法。

隨應(yīng)用領(lǐng)域的不同，處理元PE的設(shè)計(jì)參數(shù)(字長(zhǎng)精度、存儲(chǔ)容量與運(yùn)算速度，以及體積、重量、功耗與可靠性等)是可以像處理器一樣系列化的。不僅如此，為了實(shí)現(xiàn)陣列處理器芯片的換代作用，使陣列處理器芯片不僅能夠替代處理器芯片，還可以替代現(xiàn)在的可重構(gòu)的空間映射的并行處理芯片(靜態(tài)可重構(gòu)的FPGA芯片與動(dòng)態(tài)可重構(gòu)的RC Device芯片)，處理元PE的概念應(yīng)當(dāng)是廣義的。

隨應(yīng)用領(lǐng)域的要求不同，可以是現(xiàn)在已知的處理器(RISC/DSP)，也可以是現(xiàn)在未知的，例如，RC Device陣列中的功能模塊，F(xiàn)PGA陣列中的邏輯門(mén)或神經(jīng)元，F(xiàn)PAA陣列中的模擬器件，F(xiàn)PTA陣列中的晶體管等。相應(yīng)的處理元PE中的操作的概念也是廣義的，可以是現(xiàn)在已知的處理器操作(算術(shù)/邏輯等)；也可以是現(xiàn)在未知的“操作”，例如，對(duì)模擬器件的“操作”，對(duì)晶體管的“操作”等。

雖然圖像處理的嵌入式陣列處理器是在芯片特征尺寸不是很小的情況下就開(kāi)始研制的，但是，它從擴(kuò)大芯片面積與3D集成方面，推動(dòng)了芯片制造技術(shù)的新發(fā)展。例如，美國(guó)休斯(Hughes)公司在特征尺寸為3um CMOS工藝的基礎(chǔ)上，采用很有特點(diǎn)的圓片規(guī)模集成WSI( Wafer Scale Integration) 電路技術(shù)，把圓片上的芯片互連起來(lái)，并采用了設(shè)計(jì)上的避錯(cuò)技術(shù)(這也是現(xiàn)在解決“紅墻”問(wèn)題時(shí)，芯片設(shè)計(jì)中要采用的技術(shù))，將一次集成電路的面積從芯片擴(kuò)大到了圓片。

值得指出的是，3D二次集成電路技術(shù)也是高性能陣列處理器中所要用的技術(shù)。例如，Intel提出了一個(gè)名叫Tera-Scale的計(jì)劃，2007年初采用65nm工藝，總共集成了1億(100 Million)晶體管，一共采用了80個(gè)比現(xiàn)代處理器簡(jiǎn)單的處理元PE。
? ? ? ?PE陣列與SRAM存儲(chǔ)器陣列的互連也是采用3D 二次集成電路技術(shù)實(shí)現(xiàn)的，如圖4所示，Intel陣列處理器的性能，如表1中所示，每個(gè)芯片都達(dá)到了每秒1萬(wàn)億次的水平。因?yàn)椴捎眯酒倪呉€的辦法，單個(gè)芯片上的I/O引腳數(shù)目不能隨芯片集成度的提高成比例增長(zhǎng)，采用3D二次集成電路技術(shù)解決單個(gè)芯片上的I/O引腳數(shù)目與“紅墻”問(wèn)題，取得了成功，得到了發(fā)展。特別是TSV(Through-Silicon-Vias)方法的3D二次集成電路技術(shù)可以顯著地縮短芯片之間的連線長(zhǎng)度，增大信號(hào)帶寬；使整機(jī)(或系統(tǒng))與外部連接點(diǎn)大大減少，進(jìn)一步提高可靠性。