芯片異構(gòu)架構(gòu)設(shè)計能保持正常工作很難

為什么添加多個處理單元和內(nèi)存后會引發(fā)那么多問題。

單顆芯片或一個封裝內(nèi)集成了各種各樣的處理器和本地內(nèi)存，使得對這些器件的測試和驗證變得愈加困難，并且無法充滿信心地簽核它們。

除了傳統(tǒng)的時序和時鐘域交叉問題之外，在AI、機器學(xué)習(xí)或深度學(xué)習(xí)類等新型復(fù)雜芯片中還有一些越來越難以處理的問題。這類器件可以訓(xùn)練應(yīng)用于特定用例的數(shù)據(jù)，從而學(xué)習(xí)獨特的行為模式。在汽車或物聯(lián)網(wǎng)等設(shè)計中的一些芯片還包括在線升級功能。

“異構(gòu)計算在很多地方都有應(yīng)用，包括人工智能、機器學(xué)習(xí)、5G、傳感器融合和高性能計算，”O(jiān)neSpin Solutions總裁兼首席執(zhí)行官Raik Brinkmann說。 “現(xiàn)在可以通過云的方式把新的算法映射到硬件中。但是，如果不解決延遲、性能和功耗問題，云計算的應(yīng)用也會受限。除了功能安全性之外，您還會遇到IC完整性問題。所以，當(dāng)前最大的問題是如何在設(shè)計流程中解決所有這些問題。您是在某個可編程結(jié)構(gòu)上實現(xiàn)它還是使用異構(gòu)平臺實現(xiàn)它？當(dāng)您驗證自己的設(shè)計目標(biāo)時，是進行自下而上的指標(biāo)分析，還是采用自上而下的方法？能不能保證足夠的代碼覆蓋率。”

AMD異構(gòu)架構(gòu)

所有這些變化都帶來了一系列新的挑戰(zhàn)。驗證和測試對象不再是單個計算組件和內(nèi)存，而是開始包含越來越多的可編程硬件、不具備可編程能力的硬件、固件以及影響面覆蓋從安全性到控制邏輯在內(nèi)的所有指標(biāo)的復(fù)雜軟件棧。

“我們以前從來沒有見過這么大規(guī)模的異構(gòu)設(shè)計，”Cadence營銷總監(jiān)Adam Sherer說?！澳愕挠嬎悱h(huán)境本身就是異構(gòu)的，分析對象又是異構(gòu)設(shè)計?，F(xiàn)在你需要應(yīng)對各種不同內(nèi)存、人工智能和機器學(xué)習(xí)參數(shù)、包括傳統(tǒng)IP在內(nèi)的大量IP系列、擁有全新特征的多個處理器。使用UVM測試模式進行直接模擬的方法不再奏效了?！?/p>

有時需要使用不同的工具，但是真正的挑戰(zhàn)卻在于方法和流程，以及為了實現(xiàn)充分覆蓋需要花費多少時間和精力。

“我們發(fā)現(xiàn)，目前的測試方案正在向嚴(yán)格定義了區(qū)間的系統(tǒng)級測試轉(zhuǎn)變，”Sherer說。 “問題在于你無法真正復(fù)現(xiàn)現(xiàn)實世界的環(huán)境。還有一種替代方法是，通過壓縮測試功能，降低測試規(guī)模，以保證可以在限定的時間窗口內(nèi)完成這些測試?！?/p>

因為很多芯片只是作為更大系統(tǒng)的一部分運行，所以它們之間還存在接口相關(guān)的問題。

不同的架構(gòu)

為了處理各種特定類型的數(shù)據(jù)，芯片中集成了各類加速器和內(nèi)存，使得加快驗證過程變得愈發(fā)艱難了。在面向數(shù)據(jù)中心訓(xùn)練、人工智能、機器學(xué)習(xí)和深度學(xué)習(xí)等應(yīng)用的芯片中，這種集成各種加速器和內(nèi)存的方法變得越來越普遍，同時，該方法也逐漸滲透到汽車等安全關(guān)鍵市場以及數(shù)據(jù)中心和邊緣計算中使用的各種芯片的設(shè)計上。

這些芯片可能非常龐大而且復(fù)雜，還可能存在重大的延遲問題。驗證過程需要盡可能早開始，因為隨著設(shè)計流程的進行，工程師需要識別越來越多潛在的交互，使用一些可能并不十分熟悉的模型。

Marvell服務(wù)器處理器業(yè)務(wù)部門副總裁Gopal Hegde表示：“過去我們設(shè)計芯片時，總是把它劃分成CPU內(nèi)核和內(nèi)存子系統(tǒng)。這些都是標(biāo)準(zhǔn)組件，我們總是關(guān)注必須支持哪些接口這類問題。但是現(xiàn)在地址空間大得多了，如何設(shè)計流水線，信號路徑通過外部結(jié)構(gòu)時對延遲有哪些影響都在考慮之列了?！?/p>

片外加速器和存儲器有多種互連標(biāo)準(zhǔn)，但是很難同時支持所有這些標(biāo)準(zhǔn)。

“業(yè)界需要在標(biāo)準(zhǔn)化的接口上實現(xiàn)更好的數(shù)據(jù)流動，”Hegde說。 “我們有Gen-Z和CCIX（加速器的緩存一致性接口），我們真的很想只支持一個統(tǒng)一的接口，但是現(xiàn)在還有Gen5 PCIe，接口的統(tǒng)一顯然很難實現(xiàn)了。”

還有一些報道點出了其它類似的挑戰(zhàn)。“我們正在推出7nm芯片，”eSilicon營銷副總裁Mike Gianfagna表示?！拔覀冎饕年P(guān)注層面是互操作性、系統(tǒng)級別的驗證、IP的特點以及芯片在不同電壓水平上的特性?！?/p>

恩智浦異構(gòu)架構(gòu)

為了解決這個問題，eSilicon為AI、網(wǎng)絡(luò)通信和交換開發(fā)了IP“平臺”。“這是一組我們知道可以協(xié)同工作的IP，”Gianfagna說。 “我們還針對金屬棧層開發(fā)了相應(yīng)平臺，以確保器件的可測試性、工作電壓范圍和可靠性。所有IP都可以使用相同的金屬棧層，添加的所有第三方IP也可以使用金屬棧層平臺。通過這種方式，可以解決互操作性問題。我們認(rèn)為這是未來的發(fā)展方向，您肯定需要可以和其它所有要素互操作的最佳IP?！?/p>