電源完整性設(shè)計(jì)分析

　　一、電源完整性是指什么？

　　電源完整性通常指三個(gè)方面：

　　1、電源紋波及噪聲要滿足系統(tǒng)工作要求。

　　2、由于模擬電源要求的噪聲極小，所以必須通過一定手段濾除外界噪聲干擾。

　　3、電源系統(tǒng)要提供給芯片所需的額定電平，不能有太大偏離。

　　第1和第2點(diǎn)相似，都和電源噪聲有關(guān)。第3點(diǎn)要求電源在路徑上不能有太大的直流壓降。電源質(zhì)量如果不滿足要求，往往導(dǎo)致PCB出現(xiàn)無(wú)規(guī)則的怪異行為，很難直接定位問題所在，往往需要很長(zhǎng)時(shí)間才能找到故障原因。所以電源完整性問題必須引起足夠重視。

　　二、電源完整性的相關(guān)概念

　　電源完整性 （Power Integrity） ：是指系統(tǒng)供電電源在經(jīng)過一定的傳輸網(wǎng)絡(luò)后在指定器件端口相對(duì)該器件對(duì)工作電源要求的符合程度。雖然電源完整性是討論電源供給的穩(wěn)定性問題，但由于地在實(shí)際系統(tǒng)中總是和電源密不可分的，通常把如何減少地平面的噪聲也做為電源完整性的一部分討論。

　　電源分配網(wǎng)絡(luò)：電源分配網(wǎng)絡(luò)的作用就是給系統(tǒng)內(nèi)所有器件或芯片提供足夠的電源，并滿足系統(tǒng)對(duì)電源穩(wěn)定性的要求。

　　同步開關(guān)噪聲（Simultaneous Switch Noise，簡(jiǎn)稱SSN）：是指當(dāng)器件處于開關(guān)狀態(tài)，產(chǎn)生瞬間變化的電流（di/dt），在經(jīng)過回流途徑上存在的電感時(shí)，形成交流壓降，從而引起噪聲，所以也稱為Δi噪聲。同步開關(guān)噪聲包括電子噪聲、地彈噪聲、回流噪聲、斷點(diǎn)噪聲等。它對(duì)電源完整性的影響表現(xiàn)為地彈和電源反彈。

　　地彈噪聲：它是同步開關(guān)噪聲對(duì)電源完整性影響的表現(xiàn)之一。是指芯片上的地參考電壓的跳動(dòng)。當(dāng)大量芯片的輸出同時(shí)開啟時(shí)，將有一個(gè)較大的瞬態(tài)電流在芯片與板的電源平面流過，芯片封裝與電源平面的電感和電阻會(huì)引發(fā)電源噪聲，這樣會(huì)在真正的地平面（0V）上產(chǎn)生電壓的波動(dòng)和變化，這個(gè)噪聲會(huì)影響其它元器件的動(dòng)作。負(fù)載電容的增大、負(fù)載電阻的減小、地電感的增大、同時(shí)開關(guān)器件數(shù)目的增加均會(huì)導(dǎo)致地彈的增大。

　　三、電源完整性的起因

　　造成電源不穩(wěn)定的根源主要在于兩個(gè)方面：一是器件高速開關(guān)狀態(tài)下，瞬態(tài)的交變電流過大；二是電流回路存在電感。

　　從表面形式上來(lái)看又可以分為三類：同步開關(guān)噪聲（SSN），有時(shí)被稱為Δi噪聲，地彈（Ground bounce）現(xiàn)象也可歸于此類；非理想電源阻抗影響；諧振及邊緣效應(yīng)。

　　電源完整性的作用是為系統(tǒng)所有的信號(hào)線提供完整的回流路徑。但是隨著科技的發(fā)展往往電源完整性得不到實(shí)現(xiàn)，其破壞電源完整性的主要因素只要有以下幾種：地彈噪聲太大，去耦電容設(shè)計(jì)不合理，回流影響嚴(yán)重，多電源、地平面的分割不當(dāng)，地層設(shè)計(jì)不合理，電流分配不均勻，高頻的趨膚效應(yīng)導(dǎo)致系統(tǒng)阻抗變化等等。

　　四、基于電源完整性考慮的設(shè)計(jì)分析

　　由上文可以了解到有很多因素可以破壞電源完整性。在此，通過分析電源電阻的設(shè)計(jì)，達(dá)到避免由于完整性遭到破換影響信號(hào)實(shí)現(xiàn)功能的目的。

　　電源噪聲的產(chǎn)生在很大程度上歸結(jié)于非理想的電源分配系統(tǒng)。電源分配系統(tǒng)的作用是給系統(tǒng)的每一個(gè)器件提供足夠的電源，使其滿足系統(tǒng)要求。電源之所以波動(dòng)，本質(zhì)原因就是電源平面存在阻抗，瞬間電流通過，將產(chǎn)生電壓降落和電壓擺動(dòng)。正常情況下，電壓波動(dòng)范圍不超過+/-5%.為了保證電源完整性，應(yīng)該假定嗲預(yù)案噪聲，通過降低電源阻抗可達(dá)到目的，下面我們通過舉例來(lái)討論怎么降低電源阻抗。

　　例如，一個(gè)10v的電源，允許的波動(dòng)范圍為5%，最大瞬間電流為1A，那么最大電源阻抗為：

　　然而，目前電路設(shè)計(jì)的趨勢(shì)是電壓變小，瞬時(shí)電流變大，從上面的公式可以看到，最大的電源阻抗呈現(xiàn)下降的趨勢(shì)，這就更加要求我們?cè)陔娫赐暾栽O(shè)計(jì)的過程中減小電源阻抗。

　　在設(shè)計(jì)電源阻抗的時(shí)候，我們不僅要計(jì)算直流阻抗（電阻），還要考慮高頻下的交流阻抗（主要是電感）。一般在時(shí)鐘的上升和下降沿，電源系統(tǒng)會(huì)產(chǎn)生瞬間的電流變化，用如下公式來(lái)表達(dá)受阻抗影響的電源電壓波動(dòng)：

　　通過觀察公式，我們?cè)谠O(shè)計(jì)過程中可以考慮通過如下措施達(dá)到降低電源的電阻和電感：

　?、?使用電阻率低的材料，比如銅；

　?、?用較厚、較粗的電源線，并盡可能減少長(zhǎng)度；

　?、?降低接觸電阻；

　?、?減小電源內(nèi)阻；

　?、?電源盡量靠近GND；

　?、藓侠硎褂萌ヱ铍娙?。