開漏電路的特點(diǎn) - STM32的IO口的8種配置詳解

　　開漏形式的電路有以下幾個特點(diǎn)：

　　1.利用外部電路的驅(qū)動能力，減少IC內(nèi)部的驅(qū)動。當(dāng)IC內(nèi)部MOSFET導(dǎo)通時，驅(qū)動電流是從外部的VCC流經(jīng)R pull-up ，MOSFET到GND。IC內(nèi)部僅需很下的柵極驅(qū)動電流。

　　2.一般來說，開漏是用來連接不同電平的器件，匹配電平用的，因為開漏引腳不連接外部的上拉電阻時，只能輸出低電平，如果需要同時具備輸出高電平的功能，則需要接上拉電阻，很好的一個優(yōu)點(diǎn)是通過改變上拉電源的電壓，便可以改變傳輸電平。比如加上上拉電阻就可以提供TTL/CMOS電平輸出等。（上拉電阻的阻值決定了邏輯電平轉(zhuǎn)換的沿的速度。阻值越大，速度越低功耗越小，所以負(fù)載電阻的選擇要兼顧功耗和速度。）

　　3.OPEN-DRAIN提供了靈活的輸出方式，但是也有其弱點(diǎn)，就是帶來上升沿的延時。因為上升沿是通過外接上拉無源電阻對負(fù)載充電，所以當(dāng)電阻選擇小時延時就小，但功耗大；反之延時大功耗小。所以如果對延時有要求，則建議用下降沿輸出。

　　4.可以將多個開漏輸出的Pin，連接到一條線上。通過一只上拉電阻，在不增加任何器件的情況下，形成“與邏輯”關(guān)系。這也是I2C，SMBus等總線判斷總線占用狀態(tài)的原理。補(bǔ)充：什么是“線與”？：

　　在一個結(jié)點(diǎn)（線）上，連接一個上拉電阻到電源VCC或VDD和n個NPN或NMOS晶體管的集電極C或漏極D，這些晶體管的發(fā)射極E或源極S都接到地線上，只要有一個晶體管飽和，這個結(jié)點(diǎn)（線）就被拉到地線電平上。因為這些晶體管的基極注入電流（NPN）或柵極加上高電平（NMOS），晶體管就會飽和，所以這些基極或柵極對這個結(jié)點(diǎn)（線）的關(guān)系是或非NOR邏輯。如果這個結(jié)點(diǎn)后面加一個反相器，就是或OR邏輯。

　　其實可以簡單的理解為：在所有引腳連在一起時，外接一上拉電阻，如果有一個引腳輸出為邏輯0，相當(dāng)于接地，與之并聯(lián)的回路“相當(dāng)于被一根導(dǎo)線短路”，所以外電路邏輯電平便為0，只有都為高電平時，與的結(jié)果才為邏輯1。

　　關(guān)于推挽輸出和開漏輸出，最后用一幅最簡單的圖形來概括：

　　該圖中左邊的便是推挽輸出模式，其中比較器輸出高電平時下面的PNP三極管截止，而上面NPN三極管導(dǎo)通，輸出電平VS+；當(dāng)比較器輸出低電平時則恰恰相反，PNP三極管導(dǎo)通，輸出和地相連，為低電平。右邊的則可以理解為開漏輸出形式，需要接上拉。

　　浮空輸入：對于浮空輸入，一直沒找到很權(quán)威的解釋，只好從以下圖中去理解了

　　由于浮空輸入一般多用于外部按鍵輸入，結(jié)合圖上的輸入部分電路，我理解為浮空輸入狀態(tài)下，IO的電平狀態(tài)是不確定的，完全由外部輸入決定，如果在該引腳懸空的情況下，讀取該端口的電平是不確定的。

　　上拉輸入/下拉輸入/模擬輸入：這幾個概念很好理解，從字面便能輕易讀懂。

　　復(fù)用開漏輸出、復(fù)用推挽輸出：可以理解為GPIO口被用作第二功能時的配置情況（即并非作為通用IO口使用）

　　最后總結(jié)下使用情況：

　　在STM32中選用IO模式

　?。?） 浮空輸入_IN_FLOATING ——浮空輸入，可以做KEY識別，RX1

　　（2）帶上拉輸入_IPU——IO內(nèi)部上拉電阻輸入

　?。?）帶下拉輸入_IPD—— IO內(nèi)部下拉電阻輸入

　?。?） 模擬輸入_AIN ——應(yīng)用ADC模擬輸入，或者低功耗下省電

　　（5）開漏輸出_OUT_OD ——IO輸出0接GND，IO輸出1，懸空，需要外接上拉電阻，才能實現(xiàn)輸出高電平。當(dāng)輸出為1時，IO口的狀態(tài)由上拉電阻拉高電平，但由于是開漏輸出模式，這樣IO口也就可以由外部電路改變?yōu)榈碗娖交虿蛔儭？梢宰xIO輸入電平變化，實現(xiàn)C51的IO雙向功能

　?。?）推挽輸出_OUT_PP ——IO輸出0-接GND， IO輸出1 -接VCC，讀輸入值是未知的

　?。?）復(fù)用功能的推挽輸出_AF_PP ——片內(nèi)外設(shè)功能（I2C的SCL，SDA）

　　（8）復(fù)用功能的開漏輸出_AF_OD——片內(nèi)外設(shè)功能（TX1，MOSI，MISO.SCK.SS）