影響MOSFET性能的一些因素

　　在追求不斷提高能效的過程中，MOSFET的芯片和封裝也在不斷改進(jìn)。盡管四十多年來(lái)我們對(duì)這種器件有了很多了解，但目前將它們有效地應(yīng)用于電源產(chǎn)品依然面臨挑戰(zhàn)。根據(jù)具體應(yīng)用建立FET性能模型并采用電子表格記錄數(shù)據(jù)的經(jīng)驗(yàn)豐富的設(shè)計(jì)人員，亦未能從熟悉的模型中獲得滿意的結(jié)果。

　　除了器件結(jié)構(gòu)和加工工藝，MOSFET的性能還受其他幾個(gè)周圍相關(guān)因素的影響。這些因素包括封裝阻抗、印刷電路板（PCB）布局、互連線寄生效應(yīng)和開關(guān)速度。事實(shí)上，真正的開關(guān)速度取決于其他幾個(gè)因素，例如切換的速度和保持柵極控制的能力，同時(shí)抑制柵極驅(qū)動(dòng)回路電感帶來(lái)的影響。同樣，低柵極閾值還會(huì)加重Ldi/dt問題。

　　正因?yàn)榱私怆娐分?a target="_blank">晶體管的性能很重要，所以我們將選用半橋拓?fù)洹＿@種拓?fù)涫?a href="www.wenjunhu.com/article/special/" target="_blank">電力電子裝置最常用的拓?fù)渲?。這些例子重點(diǎn)介紹了同步壓降轉(zhuǎn)換器——一個(gè)半橋拓?fù)涞木唧w應(yīng)用。

　　共源極電感效應(yīng)

　　圖1為具備雜散電感和電阻（由封裝鍵合線、引線框以及電路板布局和互連線帶來(lái)）等寄生效應(yīng)的半橋電路。共源電感（CSI）傾向于降低控制FET（高邊FET）的導(dǎo)通和關(guān)斷速度。如果與柵極驅(qū)動(dòng)串聯(lián)，通過CSI的電壓加至柵極驅(qū)動(dòng)上，可使FET處于導(dǎo)通狀態(tài)（條件：V = -Ldi/dt），從而延遲晶體管的關(guān)斷。這也會(huì)增大控制FET的功耗，如圖2所示。

　　更高的功耗會(huì)導(dǎo)致轉(zhuǎn)換效率降低。另外，由于雜散電感，電路出現(xiàn)尖峰電壓的可能性很高。如果這些尖峰電壓超過器件的額定值，可能會(huì)引起故障。

　　為了消除或使這種寄生電感最小化，設(shè)計(jì)人員必須采用類似無(wú)引腳或接線柱的DirecFET等封裝形式，并采用使互連線阻抗最小化的布局。與標(biāo)準(zhǔn)封裝不同，DirecFET無(wú)鍵合線或引線框。因此，它可極大地降低導(dǎo)通電阻，同時(shí)大幅降低開關(guān)節(jié)點(diǎn)的振鈴，抑制開關(guān)損耗。