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全棧芯片工程師

文章:96 被閱讀:25.7w 粉絲數(shù):30 關(guān)注數(shù):0 點(diǎn)贊數(shù):1

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低功耗設(shè)計(jì)之Power Switch Cell

CMOS電路中的功耗分為兩部分:靜態(tài)功耗和動(dòng)態(tài)功耗;
的頭像 全棧芯片工程師 發(fā)表于 01-16 09:39 ?6251次閱讀
低功耗設(shè)計(jì)之Power Switch Cell

低功耗仿真實(shí)戰(zhàn)

將MVSIM_NATIVE_DEMO文件夾拷貝出來(lái),如下所示,LP、LP_DVE、LP_LPA文件夾....
的頭像 全棧芯片工程師 發(fā)表于 12-29 11:48 ?1276次閱讀
低功耗仿真實(shí)戰(zhàn)

?低功耗SoC的PR設(shè)計(jì)淺析

全芯片UPF低功耗設(shè)計(jì)(含DFT設(shè)計(jì))
的頭像 全棧芯片工程師 發(fā)表于 12-29 11:43 ?981次閱讀
?低功耗SoC的PR設(shè)計(jì)淺析

JTAG經(jīng)典問(wèn)題解析

請(qǐng)問(wèn),JTAG有5個(gè)端口,為什么Trst是可選的復(fù)位端口?
的頭像 全棧芯片工程師 發(fā)表于 12-27 10:30 ?1301次閱讀
JTAG經(jīng)典問(wèn)題解析

ISP圖像處理之YUV及CSC知識(shí)簡(jiǎn)析

YUV是一種基本色彩空間,人眼對(duì)亮度比色度更敏感,所以亮度分量Y要比色度分量U、V重要。
的頭像 全棧芯片工程師 發(fā)表于 12-19 18:27 ?4206次閱讀
ISP圖像處理之YUV及CSC知識(shí)簡(jiǎn)析

transition仿真出現(xiàn)錯(cuò)誤如何解決

答:仿真Error報(bào)告如下:很明顯./tsdb_rtl/patterns下面有2個(gè)patters_s....
的頭像 全棧芯片工程師 發(fā)表于 12-19 09:20 ?847次閱讀
transition仿真出現(xiàn)錯(cuò)誤如何解決

芯片后仿之SDF 3.0解析

SDF文件是在VCS/NC-Verilog后仿真運(yùn)行時(shí)將STD/IO/Macro門(mén)級(jí)verilog中....
的頭像 全棧芯片工程師 發(fā)表于 12-18 09:56 ?1996次閱讀
芯片后仿之SDF 3.0解析

圖像傳感器芯片壞點(diǎn)的原因

由于圖像傳感器芯片Pixel陣列存在工藝偏差及缺陷,因此會(huì)造成圖像上部分像素顯示錯(cuò)誤,這些有缺陷的P....
的頭像 全棧芯片工程師 發(fā)表于 12-16 15:32 ?3349次閱讀
圖像傳感器芯片壞點(diǎn)的原因

DFT設(shè)計(jì)—MBIST算法測(cè)試

當(dāng)SoC上有超過(guò)80%的芯片面積被各種形式的存儲(chǔ)器占用之時(shí),存儲(chǔ)器的DFT測(cè)試已經(jīng)變得非常重要。
的頭像 全棧芯片工程師 發(fā)表于 12-09 09:56 ?6813次閱讀
DFT設(shè)計(jì)—MBIST算法測(cè)試

淺談Verilog中casex語(yǔ)句

代碼如下,大家看到這個(gè)代碼有什么體會(huì)?綜合會(huì)有什么Warning?
的頭像 全棧芯片工程師 發(fā)表于 12-07 11:35 ?1819次閱讀
淺談Verilog中casex語(yǔ)句

訓(xùn)練營(yíng):7天完成SoC的PR設(shè)計(jì)

小編獨(dú)立設(shè)計(jì)SoC/MCU/ISP芯片也被質(zhì)疑,嘲笑。但也成功交付很多顆設(shè)計(jì)了,你只管拼命努力,讓別....
的頭像 全棧芯片工程師 發(fā)表于 12-07 10:55 ?1777次閱讀
訓(xùn)練營(yíng):7天完成SoC的PR設(shè)計(jì)

芯片工程師的那些“黑話”

MPW :多項(xiàng)目晶圓,將多個(gè)使用相同工藝的集成電路設(shè)計(jì)放在同一晶圓片上流片,制造完成后,每個(gè)設(shè)計(jì)可以....
的頭像 全棧芯片工程師 發(fā)表于 12-05 10:07 ?1440次閱讀
芯片工程師的那些“黑話”

芯片功耗從28mW降到0.28mW 功耗降低98.9%!

低功耗設(shè)計(jì)后,功耗為0.285mW,功耗降低98.9%!
的頭像 全棧芯片工程師 發(fā)表于 11-29 10:19 ?970次閱讀
芯片功耗從28mW降到0.28mW 功耗降低98.9%!

低功耗isolation cell設(shè)計(jì)

低功耗架構(gòu)設(shè)計(jì)需要前后端拉通規(guī)劃,前端設(shè)計(jì)有PMU功耗管理單元,比如A模塊電壓常開(kāi),B模塊電壓可關(guān)斷....
的頭像 全棧芯片工程師 發(fā)表于 11-24 12:29 ?1958次閱讀
低功耗isolation cell設(shè)計(jì)

高速接口MIPI DPHY配置task函數(shù)

景芯SoC訓(xùn)練營(yíng)有同學(xué)問(wèn)Verdi如何加載task函數(shù)里面的波形,這里以高速圖像接口MIPI為例,給....
的頭像 全棧芯片工程師 發(fā)表于 11-18 16:59 ?1254次閱讀
高速接口MIPI DPHY配置task函數(shù)

芯片花了500萬(wàn)投片,怎么定價(jià)呢

國(guó)內(nèi)大部分公司都是采用40/28nm等工藝,一方面技術(shù)非常成熟,一方面成本可控,學(xué)員們不用一味追求高....
的頭像 全棧芯片工程師 發(fā)表于 11-14 15:38 ?4772次閱讀
芯片花了500萬(wàn)投片,怎么定價(jià)呢

考慮x和z在verilog條件語(yǔ)句中的使用情況

首先,考慮x和z在verilog條件語(yǔ)句中的使用情況,然后我們?cè)倏紤]在verilog中用x和z給其他....
的頭像 全棧芯片工程師 發(fā)表于 11-02 09:40 ?2390次閱讀
考慮x和z在verilog條件語(yǔ)句中的使用情況

gate_en信號(hào)中的clock gating有什么用呢?

畫(huà)出電路、畫(huà)出波形,設(shè)計(jì)意圖一目了然,筆者一直推薦這種設(shè)計(jì)方案風(fēng)格,畫(huà)出電路圖、波形圖絕對(duì)是設(shè)計(jì)輔助....
的頭像 全棧芯片工程師 發(fā)表于 10-16 09:55 ?1272次閱讀
gate_en信號(hào)中的clock gating有什么用呢?

寄生參數(shù)抽取只會(huì)StarRC不會(huì)QRC?

寄生參數(shù)抽取 只會(huì)StarRC 不會(huì)QRC?本章節(jié)講解下QRC抽取寄生參數(shù)。
的頭像 全棧芯片工程師 發(fā)表于 10-11 16:01 ?5894次閱讀
寄生參數(shù)抽取只會(huì)StarRC不會(huì)QRC?

debug這個(gè)問(wèn)題,貫通了DC、DFT、P&R

當(dāng)PR工具導(dǎo)入scan chain的scandef,用于reorder,但是報(bào)錯(cuò)說(shuō)scan chai....
的頭像 全棧芯片工程師 發(fā)表于 10-10 15:53 ?2892次閱讀
debug這個(gè)問(wèn)題,貫通了DC、DFT、P&R

為了規(guī)避毛刺,UART的start bit至少需要拉低多長(zhǎng)時(shí)間?

請(qǐng)問(wèn),為了規(guī)避毛刺,UART的start bit至少需要拉低多長(zhǎng)時(shí)間?
的頭像 全棧芯片工程師 發(fā)表于 09-25 09:45 ?1105次閱讀
為了規(guī)避毛刺,UART的start bit至少需要拉低多長(zhǎng)時(shí)間?

請(qǐng)問(wèn)芯片功耗如何從28mw降低到21mw呢?

然后選中一個(gè)power shut down domain的STD作為對(duì)象,domain關(guān)電后,rep....
的頭像 全棧芯片工程師 發(fā)表于 09-19 11:22 ?841次閱讀
請(qǐng)問(wèn)芯片功耗如何從28mw降低到21mw呢?

怎么檢查景芯SoC的低功耗power domain有沒(méi)有錯(cuò)誤?

bind 檢查power domain的library binding情況,也就是檢查是否所有的ce....
的頭像 全棧芯片工程師 發(fā)表于 09-15 09:28 ?1076次閱讀

Cadence功耗分析步驟

Cadence功耗分析首先需生成power grid library
的頭像 全棧芯片工程師 發(fā)表于 09-06 09:47 ?2521次閱讀
Cadence功耗分析步驟

配置PR的FF flow出現(xiàn)的錯(cuò)誤分析

很明顯,說(shuō)ADC和DPHY的lef文件找不到,原因是DPHY、ADC模塊被簡(jiǎn)化摘掉了,因此,setu....
的頭像 全棧芯片工程師 發(fā)表于 09-05 11:21 ?1009次閱讀
配置PR的FF flow出現(xiàn)的錯(cuò)誤分析

module對(duì)EDA工具的管理

首先,終端輸入module list看看哪些工具可以用:可以看到目前用的dc/T-2022.03-S....
的頭像 全棧芯片工程師 發(fā)表于 09-04 10:00 ?1448次閱讀
module對(duì)EDA工具的管理

景芯SoC/MCU v2.0重磅升級(jí)!9.1號(hào)漲價(jià)了

景芯SoC集成了大型IP,一次仿真時(shí)間就是1.5小時(shí)起步,DFT、DC、PR就需要超過(guò)24小時(shí)的ru....
的頭像 全棧芯片工程師 發(fā)表于 09-01 15:12 ?2433次閱讀
景芯SoC/MCU v2.0重磅升級(jí)!9.1號(hào)漲價(jià)了

數(shù)字前中后端都不得不熟練的clock switch設(shè)計(jì)

插入下降沿觸發(fā)的D觸發(fā)器,當(dāng)前已打開(kāi)的時(shí)鐘路徑上的時(shí)鐘會(huì)在其下降沿之后先關(guān)閉,然后待打開(kāi)時(shí)鐘路徑上的....
的頭像 全棧芯片工程師 發(fā)表于 08-29 09:20 ?1444次閱讀
數(shù)字前中后端都不得不熟練的clock switch設(shè)計(jì)

淺析UPF設(shè)計(jì)的debug過(guò)程

景芯SoC用always on的power domain電壓域的pwrdown_mux信號(hào)作為pow....
的頭像 全棧芯片工程師 發(fā)表于 08-16 09:44 ?1441次閱讀
淺析UPF設(shè)計(jì)的debug過(guò)程

景芯SoC的Spyglass檢查

作為IC設(shè)計(jì)人員,熟練掌握數(shù)字前端語(yǔ)法檢查工具Spyglass的重要性不言而喻,本文講解景芯SoC的....
的頭像 全棧芯片工程師 發(fā)表于 08-15 09:45 ?2299次閱讀
景芯SoC的Spyglass檢查

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