想要入職電子技術崗，掌握這43題幫你快速通過面試，趕緊收藏吧！

數(shù)字電路

1數(shù)字信號：指的是在時間上和數(shù)值上都是離散的信號；即信號在時間上不連續(xù)，總是發(fā)生在一序列離散的瞬間；在數(shù)值上量化，只能按有限多個增量或階梯取值。（模擬信號：指在時間上和數(shù)值上都是連續(xù)的信號。）

2數(shù)字電路主要研究電路輸入、輸出狀態(tài)之間的相互關系，即邏輯關系。分析和設計數(shù)字電路的數(shù)學工具是邏輯代數(shù)，由英國數(shù)學家布爾1849年提出，因此也稱布爾代數(shù)。

3邏輯代數(shù)有三種最基本的運算：與、或、非。基本邏輯的簡單組合稱為復合邏輯。

4邏輯代數(shù)三個基本規(guī)則：代入規(guī)則、反演規(guī)則和對偶規(guī)則。

5化簡電路是為了降低系統(tǒng)的成本，提高電路的可靠性，以便使用最少集成電路實現(xiàn)功能。

6把若干個有源器件和無源器件及其導線，按照一定的功能要求制作在同一塊半導體芯片上，這樣的產(chǎn)品叫集成電路。最簡單的數(shù)字集成電路就是集成邏輯門，以基本邏輯門為基礎，可構成各種功能的組合邏輯電路和時序邏輯電路。

7TTL門電路：是目前雙極型數(shù)字集成電路使用最多的一種，由于輸入端和輸出端的結構形成都采用了半導體三極管，所以也稱晶體管-晶體管邏輯門電路。TTL與非門是TTL門電路的基本單元。最常用的集成邏輯門電路TTL門和CMOS門。

8集成邏輯門，按照其組成的有源器件的不同可分為兩大類：一類是雙極性集體管邏輯門，主要有TTL門（晶體管-晶體管邏輯門）、ECL門（射極耦合邏輯門）、I2C門；另一類是單極性絕緣柵場效應管邏輯門，簡稱MOS門。

問題集錦

1 同步電路和異步電路的區(qū)別是什么？

同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。

異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。

2 什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？

將兩個門電路的輸出端并聯(lián)以實現(xiàn)與邏輯的功能成為線與。在硬件上，要用OC門來實現(xiàn)，同時在輸出端口加一個上拉電阻。由于不用OC門可能使灌電流過大，而燒壞邏輯門。

3 解釋setup和hold time violation，畫圖說明，并說明解決辦法。

Setup/hold time是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。

保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。

4 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）

在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。

產(chǎn)生毛刺叫冒險。判斷方法：代數(shù)法、圖形法（是否有相切的卡諾圈）、表格法（真值表）。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。

冒險分為偏“1”冒險和偏“0”冒險

解決方法：一是添加布爾式的消去項；二是在芯片外部加電容；三是加入選通信號。

5 名詞：SRAM、SSRAM、SDRAM？

（SRAM：靜態(tài)RAM； DRAM：動態(tài)RAM； SSRAM：Synchronous Static Random Access Memory同步靜態(tài)隨機訪問存儲器。它的一種類型的SRAM。SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關。這一點與異步SRAM不同，異步SRAM的訪問獨立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：Synchronous DRAM同步動態(tài)隨機存儲器

6 FPGA和ASIC的概念，他們的區(qū)別。

答案：FPGA是可編程ASIC。ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點。

7 單片機上電后沒有運轉(zhuǎn)，首先要檢查什么？

a、首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。b、接下來就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。c、然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形；經(jīng)過上面幾點的檢查，一般即可排除故障了。

如果系統(tǒng)不穩(wěn)定的話，有時是因為電源濾波不好導致的。在單片機的電源引腳跟地引腳之間接上一個0.1uF的電容會有所改善。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF的。遇到系統(tǒng)不穩(wěn)定時，就可以并上電容試試（越靠近芯片越好）。

8 什么是同步邏輯和異步邏輯？

同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。

9 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。

10 如何解決亞穩(wěn)態(tài)？

答：亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。

解決方法主要有：(1)降低系統(tǒng)時鐘；(2)用反應更快的觸發(fā)器（FF），鎖存器（LATCH）；(3)引入同步機制，防止亞穩(wěn)態(tài)傳播；(4)改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號；(5)使用工藝好、時鐘周期裕量大的器件。

11 鎖存器、觸發(fā)器、寄存器三者的區(qū)別？

觸發(fā)器：能夠存儲一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。

鎖存器：一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù)，而在實際工作中往往希望一次傳送或存儲多位數(shù)據(jù)。為此可把多個觸發(fā)器的時鐘輸入端CP連接起來，用一個公共的控制信號來控制，而各個數(shù)據(jù)端口仍然是各處獨立地接收數(shù)據(jù)。這樣所構成的能一次傳送或存儲多位數(shù)據(jù)的電路就稱為“鎖存器”。

寄存器：在實際的數(shù)字系統(tǒng)中，通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路稱為寄存器。由于觸發(fā)器內(nèi)有記憶功能，因此利用觸發(fā)器可以方便地構成寄存器。由于一個觸發(fā)器能夠存儲一位二進制碼，所以把n個觸發(fā)器的時鐘端口連接起來就能構成一個存儲 n位二進制碼的寄存器。

區(qū)別：從寄存數(shù)據(jù)的角度來年，寄存器和鎖存器的功能是相同的，它們的區(qū)別在于寄存器是同步時鐘控制，而鎖存器是電位信號控制。

可見，寄存器和鎖存器具有不同的應用場合，取決于控制方式以及控制信號和數(shù)據(jù)信號之間的時間關系：若數(shù)據(jù)信號有效一定滯后于控制信號有效，則只能使用鎖存器；若數(shù)據(jù)信號提前于控制信號到達并且要求同步操作，則可用寄存器來存放數(shù)據(jù)。

12 時序電路按輸出變量的依從關系？

可分為迷里型和摩爾型兩類，迷里型的輸出是輸入變量及現(xiàn)態(tài)的函數(shù)。而摩爾型電路的輸出僅與電路狀態(tài)的現(xiàn)態(tài)有關。

13 幾種觸發(fā)器類型？

RS觸發(fā)器；時鐘控制的RS觸發(fā)器；D觸發(fā)器；T觸發(fā)器；JK觸發(fā)器；

14555定時電路特點？

具有靜態(tài)電流小，輸入阻抗極高，電源電壓范圍較寬等特點。

15 單穩(wěn)態(tài)電路的主要應用是定時、延時和波形變換。

16 多諧振蕩器5個指標是什么？

脈沖周期、脈沖幅度、脈沖寬度、上升時間、下降時間。

17 施密特電路的主要應用是什么？

波形變換、整形、幅值選擇。

18什么是CCD和CMOS?

CCD Charge-coupled Device 電荷耦合元件。

CMOSComplementary Metal Oxide Semiconductor 互補金屬氧化物半導體

19FPGA結構一般分為那三部分？

可編程邏輯塊（CLB）、可編程I/O模塊和可編程內(nèi)部連線。

20 大規(guī)?？删幊唐骷饕?a href="http://www.wenjunhu.com/tags/cpld/" target="_blank">CPLD和FPGA兩類

其中CPLD通過可編程乘積項輯實現(xiàn)其邏輯功能?；赟RAM的FPGA器件，每次上電后必須進行一次配置。FPGA內(nèi)部陣列的配置一般采用在電路可重構技術，編程數(shù)據(jù)保存在靜態(tài)存儲器(SRAM)，掉電易失。

21 Quartus編譯器編譯FPGA工程最終生產(chǎn)那兩種不同用途的文件？

它們分別是.sof和.pof。sof是SRAM Object File，下載到FPGA中，斷電丟失。pof是Programmer Object File，下載到配置芯片中，上電重新配置FPGA。

22 FPGA過程中的仿真有那三種？

行為仿真、邏輯仿真、時序仿真。

23 IP核在EDA技術和開發(fā)中的作用?

IP核占有很重要的地位，提供VHDL硬件描述語言功能塊，但不涉及實現(xiàn)該功能模塊的具體電路的IP核為軟件IP。

24 IC設計中同步復位與異步復位的區(qū)別是什么？

異步復位是不受時鐘影響的，在一個芯片系統(tǒng)初始化（或者說上電）的時候需要這么一個全局的信號來對整個芯片進行整體的復位，到一個初始的確定狀態(tài)。而同步復位需要在時鐘沿來臨的時候才會對整個系統(tǒng)進行復位。

25 多時域設計中,如何處理信號跨時域？

不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等。

跨時域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經(jīng)過時鐘域2的同步器同步后，才能進入時鐘域2。

這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因為它們之間沒有必然關系，是異步的。

這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號，或地址。當同步的是地址時，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。

我們可以在跨越ClockDomain時加上一個低電平使能的LockupLatch以確保Timing能正確無誤

26 給了reg的setup,hold時間,求中間組合邏輯的delay范圍？

Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.

如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。時hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

即delay

27 時鐘周期為T,觸發(fā)器D1的建立時間最大為T1max,最小為T1min.組合邏輯電路最大延遲為T2max,最小為T2min.問,觸發(fā)器D2的建立時間T3和保持時間應滿足什么條件？

建立時間（setup time）是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器；

保持時間（hold time）是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

Tffpd：觸發(fā)器輸出的響應時間，也就是觸發(fā)器的輸出在clk時鐘上升沿到來之后多長的時間內(nèi)發(fā)生變化并且穩(wěn)定，也可以理解為觸發(fā)器的輸出延時。

Tcomb：觸發(fā)器的輸出經(jīng)過組合邏輯所需要的時間，也就是題目中的組合邏輯延遲。Tsetup：建立時間Thold：保持時間Tclk：時鐘周期

建立時間容限：相當于保護時間，這里要求建立時間容限大于等于0。保持時間容限：保持時間容限也要求大于等于0。

由上圖可知，建立時間容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根據(jù)建立時間容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到觸發(fā)器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于題目沒有考慮Tffpd，所以我們認為Tffpd＝0，于是得到Tsetup≤T-T2max。

由上圖可知，保持時間容限+Thold＝Tffpd(min)+Tcomb(min)，所以保持時間容限＝Tffpd(min)+Tcomb(min)-Thold，根據(jù)保持時間容限≥0，也就是 Tffpd(min)+Tcomb(min)-Thold≥0。

得到觸發(fā)器D2的Thold≤Tffpd(min)+Tcomb(min)，由于題目沒有考慮Tffpd，所以我們認為Tffpd＝0，于是得到Thold≤T2min。關于保持時間的理解就是，在觸發(fā)器D2的輸入信號還處在保持時間的時候，如果觸發(fā)器D1的輸出已經(jīng)通過組合邏輯到達D2的輸入端的話，將會破壞D2本來應該保持的數(shù)據(jù)。

28 如圖為統(tǒng)一采用一個時鐘的同步設計中一個基本的模型。圖中Tco是觸發(fā)器的數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸發(fā)器的建立 時間；Tpd為時鐘的延時。如果第一個觸發(fā)器D1建立時間最大為T1max，最小為T1min，組合邏輯的延時最大為T2max，最小為T2min。

問第二個觸發(fā)器D2立時間T3與保持時間T4應該滿足什么條件，或者是知道了T3與T4那么能容許的最大時鐘周期是多少？

下面通過時序圖來分析：設第一個觸發(fā)器的輸入為D1，輸出為Q1,第二個觸發(fā)器的輸入為D2，輸出為Q2；

時鐘統(tǒng)一在上升沿進行采樣，為了便于分析我們討論兩種情況即第一：假設時鐘的延時Tpd為零，其實這種情況在FPGA設計中是常常滿足的，由于在 FPGA設計中一般是采用統(tǒng)一的系統(tǒng)時鐘，也就是利用從全局時鐘管腳輸入的時鐘，這樣在內(nèi)部時鐘的延時完全可以忽略不計。

這種情況下不必考慮保持時間，因 為每個數(shù)據(jù)都是保持一個時鐘節(jié)拍同時又有線路的延時，也就是都是基于CLOCK的延遲遠小于數(shù)據(jù)的延遲基礎上，所以保持時間都能滿足要求，重點是要關心建 立時間，此時如果D2的建立時間滿足要求那么時序圖應該如圖3所示。

從圖中可以看出如果：

T-Tco-Tdelay>T3

即：Tdelay< T-Tco-T3

那么就滿足了建立時間的要求，其中T為時鐘的周期，這種情況下第二個觸發(fā)器就能在第二個時鐘的升沿就能穩(wěn)定的采到D2，時序圖如圖3所示。

圖3符合要求的時序圖

如果組合邏輯的延時過大使得T-Tco-Tdelay 那么將不滿足要求，第二個觸發(fā)器就在第二個時鐘的升沿將采到的是一個不定態(tài)，如圖4所示。那么電路將不能正常的工作。

圖4組合邏輯的延時過大時序不滿足要求

從而可以推出

T-Tco-T2max>＝T3

這也就是要求的D2的建立時間。

從上面的時序圖中也可以看出，D2的建立時間與保持時間與D1的建立與保持時間是沒有關系的，而只和D2前面的組合邏輯和D1的數(shù)據(jù)傳輸延時有關，這也是一個很重要的結論。說明了延時沒有疊加效應。

第二種情況如果時鐘存在延時，這種情況下就要考慮保持時間了，同時也需要考慮建立時間。時鐘出現(xiàn)較大的延時多是采用了異步時鐘的設計方法，這種方法較難保證數(shù)據(jù)的同步性，所以實際的設計中很少采用。此時如果建立時間與保持時間都滿足要求那么輸出的時序如圖5所示。

圖5時鐘存在延時但滿足時序

從圖5中可以容易的看出對建立時間放寬了Tpd，所以D2的建立時間需滿足要求：

Tpd＋T-Tco-T2max>＝T3

由于建立時間與保持時間的和是穩(wěn)定的一個時鐘周期，如果時鐘有延時，同時數(shù)據(jù)的延時也較小那么建立時間必然是增大的，保持時間就會隨之減小，如果減小到不滿足D2的保持時間要求時就不能采集到正確的數(shù)據(jù)，如圖6所示。

這時即T－（Tpd+T－Tco-T2min）T－（Tpd+T－Tco-T2min）>＝T4即Tco＋T2min-Tpd>＝T4

從上式也可以看出如果Tpd＝0也就是時鐘的延時為0那么同樣是要求Tco＋T2min>T4，但是在實際的應用中由于T2的延時也就是線路的延時遠遠大于觸發(fā)器的保持時間即T4所以不必要關系保持時間。

圖6時鐘存在延時且保持時間不滿足要求

綜上所述，如果不考慮時鐘的延時那么只需關心建立時間，如果考慮時鐘的延時那么更需關心保持時間。從圖中可以看出如果：

T-Tco-Tdelay>T3

即：Tdelay< T-Tco-T3

那么就滿足了建立時間的要求，其中T為時鐘的周期，這種情況下第二個觸發(fā)器就能在第二個時鐘的升沿就能穩(wěn)定的采到D2，時序圖如圖3所示。

29 說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點？

靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。

它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內(nèi)存較少，不僅可以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優(yōu)化設計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設計的驗證中。

動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題。

30 用邏輯門畫出D觸發(fā)器？

31寫異步D觸發(fā)器的verilog module.(揚智電子筆試)？

module dff8(clk , reset, d, q);

input clk;

input reset;

input [7:0] d;

output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;?

else

q <= d;?

endmodule

33用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述?

module divide2( clk , clk_o, reset);

input clk , reset;

output clk_o;

wire in;

reg out ;

always @ ( posedge clk or posedge reset)

if ( reset)

out <= 0;?

else

out <= in;?

assign in = ~out;

assign clk_o = out;

endmodule

32 LATCH和DFF的概念和區(qū)別？

概念：

電平敏感的存儲器件稱為鎖存器；分高電平鎖存器和低電平鎖存器，用于不同時鐘間的同步。

有交叉耦合的門構成的雙穩(wěn)態(tài)存儲器件稱為觸發(fā)器，分為上升沿觸發(fā)和下降沿觸發(fā)，可認為是兩個不同電平敏感的鎖存器串聯(lián)而成，前一個鎖存器決定了觸發(fā)器的建立時間，后一個鎖存器決定了觸發(fā)器的保持時間。

區(qū)別：

1、latch由電平觸發(fā)，非同步控制。在使能信號有效時latch相當于通路，在使能信號無效時latch保持輸出狀態(tài)。DFF由時鐘沿觸發(fā)，同步控制。

2、latch容易產(chǎn)生毛刺（glitch），DFF則不易產(chǎn)生毛刺。

3、如果使用門電路來搭建latch和DFF，則latch消耗的門資源比DFF要少，這是latch比DFF優(yōu)越的地方。所以，在ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因為FPGA中沒有標準的latch單元，但有DFF單元，一個LATCH需要多個LE才能實現(xiàn)。

4、latch將靜態(tài)時序分析變得極為復雜。

一般的設計規(guī)則是：在絕大多數(shù)設計中避免產(chǎn)生latch。它會讓您設計的時序完蛋，并且它的隱蔽性很強，非老手不能查出。latch最大的危害在于不能過濾毛刺。這對于下一級電路是極其危險的。所以，只要能用D觸發(fā)器的地方，就不用latch。

有些地方?jīng)]有時鐘，也只能用latch了。比如現(xiàn)在用一個clk接到latch的使能端(假設是高電平使能),這樣需要的setup時間，就是數(shù)據(jù)在時鐘的下降沿之前需要的時間，但是如果是一個DFF，那么setup時間就是在時鐘的上升沿需要的時間。這就說明如果數(shù)據(jù)晚于控制信號的情況下，只能用latch,這種情況就是，前面所提到的latch timing borrow?；旧舷喈斢诮枇艘粋€高電平時間。也就是說，latch借的時間也是有限的。

33 請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路?

D觸發(fā)器的輸出端加非門接到D端，實現(xiàn)二分頻

34 latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的？

Latch（鎖存器）是電平觸發(fā)，Register（寄存器）是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)下動作，符合同步電路的設計思想，而latch則屬于異步電路設計，往往會導致時序分析困難，不適當?shù)膽胠atch則會大量浪費芯片資源。

35 什么是鎖相環(huán)（PLL）？鎖相環(huán)的工作原理是什么？

鎖相環(huán)是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振（VCXO）的相位來實現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直到兩個信號的相位同步。

在數(shù)據(jù)采集系統(tǒng)中，鎖相環(huán)是一種非常有用的同步技術，因為通過鎖相環(huán)，可以使得不同的數(shù)據(jù)采集板卡共享同一個采樣時鐘。因此，所有板卡上各自的本地80MHz和20MHz時基的相位都是同步的，從而采樣時鐘也是同步的。因為每塊板卡的采樣時鐘都是同步的，所以都能嚴格地在同一時刻進行數(shù)據(jù)采集。