不同上拉電阻器應(yīng)用案例及摘要

上拉和下拉電阻用于正確偏置數(shù)字門(mén)的輸入，以防止它們?cè)跊](méi)有輸入條件時(shí)隨機(jī)浮動(dòng)

可以使用數(shù)字邏輯門(mén)用于連接外部電路或設(shè)備，但必須注意確保其輸入或輸出正常工作并提供預(yù)期的切換條件。

現(xiàn)代數(shù)字邏輯門(mén)，IC和微控制器包含許多輸入，稱為“引腳”以及一個(gè)或多個(gè)輸出，這些輸入和輸出需要正確設(shè)置，高或低，以使數(shù)字電路正常工作。

我們知道邏輯門(mén)是最基本的任何數(shù)字邏輯電路的構(gòu)建塊，通過(guò)使用三個(gè)基本門(mén)，AND門(mén)，OR門(mén)和NOT門(mén)的組合，我們可以構(gòu)建相當(dāng)復(fù)雜的組合電路。但是數(shù)字化，這些電路只能有兩種邏輯狀態(tài)中的一種，稱為邏輯“0”狀態(tài)或邏輯“1”狀態(tài)。

這些邏輯狀態(tài)由兩個(gè)不同的電壓電平表示，任何電壓低于一級(jí)被視為邏輯“0”，并且任何高于另一級(jí)的電壓被視為邏輯“1”。因此，例如，如果兩個(gè)電壓電平為0V和+ 5V，則0V表示邏輯“0”，+ 5V表示邏輯“1”。

如果輸入到數(shù)字邏輯門(mén)或者電路不在可以被感知為邏輯“0”或邏輯“1”輸入的范圍內(nèi)，那么當(dāng)門(mén)或電路不能識(shí)別正確的輸入值時(shí)，數(shù)字電路可能會(huì)誤觸發(fā)，如HIGH可能不夠高或LOW可能不夠低。

例如，考慮左側(cè)的數(shù)字電路。兩個(gè)開(kāi)關(guān)“a”和“b”代表通用邏輯門(mén)的輸入。當(dāng)開(kāi)關(guān)“a”閉合（ON）時(shí)，輸入“A”接地，（0v）或邏輯電平“0”（低），同樣，當(dāng)開(kāi)關(guān)“b”閉合（ON）時(shí)，輸入“B”也接地，邏輯電平“0”（低電平），這是我們需要的正確條件。

然而，當(dāng)開(kāi)關(guān)“a”打開(kāi)（OFF）時(shí)，它的值是多少？施加到輸入“A”，HIGH或LOW的電壓？我們假設(shè)它將是+ 5V（高），因?yàn)殚_(kāi)關(guān)“a”是開(kāi)路的，因此輸入“A”沒(méi)有短路接地，但情況可能并非如此。由于輸入現(xiàn)在與定義的高電平或低電平條件實(shí)際上沒(méi)有連接，它有可能在0V和+ 5V（Vcc）之間“浮動(dòng)”，允許輸入在任何電壓電平下自偏置，無(wú)論是高電平還是高電平。一個(gè)很低的條件。

這種不確定的情況可能會(huì)導(dǎo)致“A”處的數(shù)字輸入在開(kāi)關(guān)打開(kāi)時(shí)保持在邏輯電平“0”（低電平），此時(shí)我們實(shí)際需要邏輯“1”，（HIGH）導(dǎo)致邏輯門(mén)錯(cuò)誤地將輸出切換為“Q”。此外，一旦存在，這種浮動(dòng)和弱輸入信號(hào)很容易在其最小干擾或來(lái)自其相鄰輸入的噪聲時(shí)改變值，或者甚至可能導(dǎo)致其進(jìn)入振蕩，使得門(mén)實(shí)際上不可用。關(guān)于輸入“B”的切換，情況也是如此。

然后，為了防止數(shù)字電路意外切換，任何稱為“浮動(dòng)輸入”的未連接輸入應(yīng)與邏輯“1”相關(guān)聯(lián)?；蜻壿嫛?”適合電路。我們可以通過(guò)使用通常稱為上拉電阻和下拉電阻來(lái)為輸入引腳提供定義的默認(rèn)狀態(tài)，即使開(kāi)關(guān)打開(kāi)也可以輕松完成此操作，關(guān)閉或沒(méi)有任何東西連接到它。

在構(gòu)建數(shù)字電子電路時(shí)，通常你會(huì)在一個(gè)IC封裝中留下一些備用門(mén)或鎖存器，或者電路設(shè)計(jì)不會(huì)所有多輸入門(mén)輸入都在使用。這些未使用的邏輯輸入可以連接在一起或連接到固定電壓，使用高阻值電阻到Vcc電壓（稱為上拉電阻）或通過(guò)低電阻電阻到0V（GND），稱為下拉電阻。這些未使用的輸入不應(yīng)該只是浮動(dòng)。

上拉電阻

確保數(shù)字邏輯門(mén)和電路的輸入不能自偏置的最常用方法浮動(dòng)是指將未使用的引腳直接連接到地（0V）以獲得恒定的低“0”輸入（或非門(mén)或非門(mén)）或直接連接到Vcc（+ 5V）以獲得恒定的高“1”輸入（AND和NAND）門(mén)）。好的，讓我們?cè)倏匆幌律厦娴膬蓚€(gè)切換輸入。

這次，要停止兩個(gè)輸入A和B，來(lái)自“浮動(dòng)“關(guān)于相應(yīng)的開(kāi)關(guān)”，“a”和“b”是否打開(kāi)（OFF），兩個(gè)輸入連接到+ 5V電源。

您可能認(rèn)為這樣可以正常工作時(shí)切換“ a“打開(kāi)（OFF），輸入連接到Vcc（+ 5V），當(dāng)開(kāi)關(guān)閉合（ON）時(shí)，輸入像以前一樣接地，然后輸入”A“或”B“始終有默認(rèn)值無(wú)論開(kāi)關(guān)的位置如何都要說(shuō)明。

然而，這是一個(gè)糟糕的情況，因?yàn)楫?dāng)任何一個(gè)開(kāi)關(guān)閉合（ON）時(shí)，+ 5V電源和地之間會(huì)出現(xiàn)直接短路，導(dǎo)致過(guò)大的電流流過(guò)熔斷器或損壞電路這不是好消息。解決此問(wèn)題的一種方法是使用連接在輸入引腳和+ 5V電源軌之間的上拉電阻，如圖所示。

上拉電阻應(yīng)用

通過(guò)使用這兩個(gè)上拉電阻，每個(gè)輸入一個(gè)，當(dāng)開(kāi)關(guān)“A”或“B”打開(kāi)（OFF）時(shí)，輸入通過(guò)上拉電阻有效連接到+ 5V電源軌。結(jié)果是，由于輸入邏輯門(mén)的輸入電流非常小，因此在上拉電阻上幾乎沒(méi)有電壓降低，因此幾乎所有+ 5V電源電壓都會(huì)施加到輸入引腳，從而產(chǎn)生高電平，邏輯“ 1“條件。

當(dāng)開(kāi)關(guān)”A“或”B“閉合時(shí)，（OFF）輸入短路接地（LOW），在輸入端產(chǎn)生邏輯”0“狀態(tài)。但是，這次我們不會(huì)使供電軌短路，因?yàn)樯侠娮柚煌ㄟ^(guò)一個(gè)小電流（由歐姆定律決定）通過(guò)閉合的開(kāi)關(guān)接地。

使用在這種情況下，輸入始終具有默認(rèn)邏輯狀態(tài)，“1”或“0”，高或低，具體取決于開(kāi)關(guān)的位置，從而實(shí)現(xiàn)正確的輸出功能。在“Q”處設(shè)置門(mén)，從而防止輸入浮動(dòng)或自偏置，從而為我們提供所需的切換條件。

雖然Vcc與輸入（或輸出）之間的連接是首選方法，使用上拉電阻時(shí)，問(wèn)題就出現(xiàn)了我們?nèi)绾斡?jì)算電阻值以確保輸入的正確操作。

計(jì)算上拉電阻值

所有數(shù)字邏輯門(mén)，電路和微控制器不僅受其工作電壓的限制，而且受每個(gè)數(shù)據(jù)邏輯門(mén)的電流下沉和采購(gòu)能力的限制。輸入引腳。數(shù)字邏輯電路使用兩個(gè)二進(jìn)制狀態(tài)工作，這兩個(gè)狀態(tài)通常由兩個(gè)不同的電壓表示：邏輯“1”的高電壓V H 和邏輯“0的低電壓V L ”。但是在這兩種電壓狀態(tài)的每一種中，都有一系列電壓來(lái)定義這兩種二元狀態(tài)的上下電壓。

因此，例如，對(duì)于TTL 74LSxxx系列數(shù)字邏輯門(mén)，顯示了表示邏輯電平“1”和邏輯電平“0”的電壓范圍。

其中：V IH（min ） = 2.0V是保證被識(shí)別為邏輯“1”（高）輸入的最小輸入電壓，V IL（max） = 0.8V是保證的最大輸入電壓被識(shí)別為邏輯“0”（低）輸入。

換句話說(shuō)，0到0.8V之間的TTL 74LSxxx輸入信號(hào)被認(rèn)為是“低”，而被認(rèn)為是2.0到5.0V之間的輸入信號(hào)“高”。任何介于0.8和2.0伏之間的電壓都不會(huì)被識(shí)別為邏輯“1”或邏輯“0”。

當(dāng)邏輯門(mén)連接在一起時(shí)，電流在一個(gè)邏輯門(mén)的輸出和輸入之間流動(dòng)。另一個(gè)?；綯TL邏輯門(mén)輸入所需的電流量取決于輸入是邏輯“0”（低電平）還是邏輯“1”（高電平），因?yàn)檫@會(huì)為邏輯“0”創(chuàng)建電流源操作，邏輯門(mén)“1”的電流吸收動(dòng)作。

當(dāng)邏輯門(mén)的輸入為高電平時(shí)，電流流入TTL輸入，因?yàn)檩斎牖旧献鳛橹苯舆B接到地的路徑。此輸入電流I IH（max）在流入“柵極”時(shí)為正值，對(duì)于大多數(shù)TTL 74LSxxx輸入，其值為20μA。

同樣，當(dāng)邏輯門(mén)的輸入為低電平，電流流出TTL輸入，因?yàn)檩斎牖旧献鳛橹苯舆B接到Vcc的路徑。此輸入電流I IL（max）的值為負(fù)值，因?yàn)樗鞒觥伴T(mén)外”，對(duì)于大多數(shù)TTL 74LSxxx輸入，其值為-400μA（ - 0.4mA）。

請(qǐng)注意，高電壓和低電壓和電流的值在TTL邏輯系列之間有所不同，對(duì)于CMOS邏輯系列來(lái)說(shuō)也要低得多。此外，微控制器，PIC，Arduino，Raspberry Pie等的輸入電壓和電流要求也會(huì)有所不同，請(qǐng)先查閱數(shù)據(jù)表。

通過(guò)了解上述信息，我們可以計(jì)算出單個(gè)TTL 74LS系列邏輯門(mén)所需的最大上拉電阻值：

單柵上拉電阻值

然后使用歐姆定律，單個(gè)TTL 74LS系列邏輯門(mén)降低3伏所需的最大上拉電阻為150kΩ 。雖然這個(gè)計(jì)算值可以工作，但是當(dāng)電阻上的電壓降達(dá)到最大值而輸入電流達(dá)到最小值時(shí)，它不會(huì)留下任何錯(cuò)誤。

理想情況下，我們希望邏輯“1”為盡可能靠近Vcc，以保證100％門(mén)通過(guò)上拉電阻看到HIGH（邏輯1）輸入。如果電阻器的容差或電源電壓不是按計(jì)算的話，降低該上拉電阻的電阻值會(huì)使我們的誤差容限更大。但是，我們不希望電阻值太低，因?yàn)檫@會(huì)增加流入柵極的電流，從而增加功耗。

因此，如果我們假設(shè)電壓降僅為1伏，（1.0V）電阻在4伏時(shí)提供兩倍的輸入電壓，快速計(jì)算將為我們提供50kΩ的單個(gè)上拉電阻值。進(jìn)一步降低電阻值將產(chǎn)生更小的電壓降但增加電流。然后我們可以看到，雖然可能存在最大允許電阻值，但上拉電阻的電阻值通常不是那么關(guān)鍵，電阻值介于10k到100k歐姆之間。

這個(gè)簡(jiǎn)單的例子上面給出了偏置單個(gè)TTL門(mén)所需的上拉電阻的最大值。但我們也可以使用相同的電阻將多個(gè)輸入偏置為邏輯“1”值。例如，假設(shè)我們已經(jīng)構(gòu)建了一個(gè)數(shù)字電路，并且有十個(gè)未使用的邏輯門(mén)輸入。作為單個(gè)標(biāo)準(zhǔn)TTL 74LS門(mén)，輸入電流I IH（max）為20μA（也稱為1的扇入），那么10個(gè)TTL邏輯門(mén)將需要總電流： 10x20μA=200μA表示10的扇入。

因此，提供10個(gè)未使用輸入所需的上拉電阻的最大電阻值計(jì)算如下：

多個(gè)門(mén)上拉電阻值

此處扇入為10，但如果為“n”TTL輸入連接在一起，然后通過(guò)電阻的電流將是“n”次I IH（max）。再次像以前一樣，這個(gè)15kΩ的電阻可能是精確的計(jì)算值，但沒(méi)有留下任何誤差的空間，因此將電壓降降低到1伏（或任何你想要的值），電阻值只有5kΩ。

上拉電阻示例No1

兩個(gè)TTL 74LS00 NAND門(mén)和一個(gè)單刀雙擲開(kāi)關(guān)將用于制作一個(gè)簡(jiǎn)單的Set-Rest雙穩(wěn)態(tài)觸發(fā)器。計(jì)算：1）。如果表示邏輯高電平輸入的電壓在開(kāi)關(guān)打開(kāi)時(shí)保持在4.5伏特，則最大上拉電阻值，以及2）。當(dāng)開(kāi)關(guān)閉合時(shí)，電流流過(guò)電阻器（假設(shè)零接觸電阻）。同時(shí)繪制電路。

給出的數(shù)據(jù)：Vcc = 5V，V IH = 4.5V，I IH（max） =20μA

1）。上拉電阻值，R MAX

2）。電阻器電流，I R

設(shè)置重置雙穩(wěn)電路

下拉電阻

下拉電阻與前一個(gè)上拉電阻的工作方式相同，不同之處在于邏輯門(mén)輸入接地，邏輯電平為“0”（低電平） ）或者通過(guò)機(jī)械開(kāi)關(guān)的操作它可以變高。這種下拉電阻配置對(duì)于鎖存器，計(jì)數(shù)器和觸發(fā)器等數(shù)字電路特別有用，當(dāng)開(kāi)關(guān)瞬間閉合以引起狀態(tài)改變時(shí)，需要正向單觸發(fā)器。

雖然它們可能似乎以與上拉電阻相同的方式工作，無(wú)源下拉電阻的電阻值對(duì)于TTL邏輯門(mén)比對(duì)類(lèi)似的CMOS門(mén)更為關(guān)鍵。這是因?yàn)門(mén)TL輸入在其低電平狀態(tài)下輸出的電流要大得多。

從上面我們看到TTL 74LSxxx系列的最大電壓電平表示邏輯“0”（低電平）邏輯門(mén)在0和0.8伏之間，（V IL（MAX） = 0.8V）。同樣，當(dāng)為低電平時(shí)，柵極將電流提供給400μA的值（I IL =400μA）。因此，單個(gè)TTL邏輯門(mén)的最大下拉電阻值計(jì)算如下：

單門(mén)下拉電阻值

然后，最大下拉電阻值計(jì)算為2kΩ。同樣，與上拉電阻計(jì)算一樣，這個(gè)2kΩ電阻值不會(huì)產(chǎn)生誤差，因?yàn)殡妷航底畲?。因此，如果電阻太大，則下拉電阻兩端的電壓降可能導(dǎo)致柵極輸入電壓超出正常的低電壓范圍，因此為了確保正確的開(kāi)關(guān)，最好使輸入電壓為0.5伏或更低。

因此，如果我們假設(shè)電阻兩端的電壓降僅為0.4伏，那么快速計(jì)算將給出一個(gè)1kΩ的下拉電阻值。進(jìn)一步降低電阻值將產(chǎn)生更小的電壓降，使輸入更接地（低）。該數(shù)據(jù)表值為400μA或0.4mA（I IL ）是最小的低電流值，但可能更高。

此外，將輸入連接在一起將導(dǎo)致更大的電流通過(guò)電阻器。例如，10的扇入將導(dǎo)致10x400μA= 4.0mA，需要100Ω的下拉電阻。

但你可能會(huì)想，為什么直接使用下拉電阻接地（0V）會(huì)產(chǎn)生所需的低電壓？在沒(méi)有下拉電阻的情況下直接接地絕對(duì)可以在大多數(shù)情況下工作，但由于柵極輸入永久接地，因此使用電阻可以限制流出輸入的電流，從而減少功率損耗，同時(shí)保持邏輯“0”條件。

集電極開(kāi)路輸出

到目前為止，我們已經(jīng)看到我們可以使用上拉電阻或下拉電阻來(lái)控制電壓電平一個(gè)邏輯門(mén)。但我們也可以在柵極輸出端使用上拉電阻，以實(shí)現(xiàn)不同的柵極技術(shù)連接，例如TTL到CMOS或需要更高電流和電壓的傳輸線驅(qū)動(dòng)應(yīng)用。

In為了克服這個(gè)問(wèn)題，制造了一些邏輯門(mén)，其中柵極集電極的內(nèi)部輸出電路保持開(kāi)路狀態(tài)，這意味著邏輯門(mén)實(shí)際上并不驅(qū)動(dòng)輸出高電平，只有低電平作為外部上拉電阻的工作才能做到這一點(diǎn)。其中一個(gè)例子是TTL 74LS01，四路2輸入與非門(mén)，具有開(kāi)路集電極輸出，而不是標(biāo)準(zhǔn)TTL 74LS00，四路2輸入與非門(mén)。

開(kāi)路集電極，（OC）或者用于CMOS的漏極開(kāi)路，輸出通常用于緩沖器/逆變器/驅(qū)動(dòng)器IC（TTL 74LS06,74LS07），允許比普通邏輯門(mén)更大的輸出電流和/或電壓能力。例如，驅(qū)動(dòng)大型負(fù)載，例如LED指示燈，小型繼電器或直流電機(jī)。無(wú)論哪種方式，上拉電阻的原理和使用與輸入幾乎相同。

邏輯門(mén)，微 - 由于沒(méi)有電源電壓的內(nèi)部路徑（Vcc），控制器和具有集電極開(kāi)路輸出的其他此類(lèi)數(shù)字電路無(wú)法將其輸出拉高。這種情況意味著它們的輸出在低電平時(shí)接地，或者在高電平時(shí)浮動(dòng)，因此外部上拉電阻（Rp）需要從下拉晶體管的集電極開(kāi)路端子連接到Vcc電源。

連接上拉電阻時(shí)，輸出仍然以與普通邏輯門(mén)相同的方式工作，因?yàn)楫?dāng)輸出晶體管為OFF（斷開(kāi)）時(shí)，輸出為高電平，當(dāng)晶體管為ON（閉合）時(shí)，輸出為L(zhǎng)OW。因此，晶體管導(dǎo)通，將輸出拉至低電平。

上拉電阻的大小取決于連接的負(fù)載和晶體管截止時(shí)電阻兩端的壓降。當(dāng)輸出為低電平時(shí)，晶體管必須能夠通過(guò)上拉電阻吸收負(fù)載電流。同樣，當(dāng)輸出為高電平時(shí)，通過(guò)上拉電阻的電流必須足夠高，無(wú)論連接到它的是什么。

正如我們之前看到的輸入，數(shù)字邏輯門(mén)的輸出操作使用由兩個(gè)不同電壓表示的兩個(gè)二進(jìn)制狀態(tài)：邏輯“1”的高電壓V H 和邏輯“0”的低電壓V L 。在這兩種電壓狀態(tài)的每一種中，都有一系列電壓來(lái)定義它們的上限和下限電壓。

V OH（min）是保證被識(shí)別的最小輸出電壓作為邏輯“1”（高）輸出，對(duì)于TTL，這是在2.7伏特給出的。 V OL（max）是保證被識(shí)別為邏輯“0”（LOW）輸出的最大輸出電壓，對(duì)于TTL，這是0.5伏特。換句話說(shuō)，0到0.5V之間的TTL 74LSxxx輸出電壓被認(rèn)為是“低”，2.7到5.0V之間的輸出電壓被認(rèn)為是“高”。

因此當(dāng)使用開(kāi)集電極邏輯門(mén)時(shí)，所需上拉電阻的值由下式確定：

開(kāi)路集電極上拉電阻值

7401開(kāi)集極NAND的值如下：Vcc = 5V，V OL = 0.5V，I OL（max） =8毫安。注意，計(jì)算合適的上拉電阻Rp很重要，因?yàn)橥ㄟ^(guò)電阻的電流不得超過(guò)I OL（max）。

我們之前說(shuō)的是開(kāi)集電極邏輯門(mén)非常適合驅(qū)動(dòng)需要更高電壓和電流的負(fù)載，例如LED指示燈。 TTL 74LS06六路反向緩沖器/驅(qū)動(dòng)器的I OL（最大值）額定值為40 mA（而不是74LS01的8 mA）和V OH（max）額定值30伏而不是通常的5伏（但I(xiàn)C本身必須使用5V電源）。然后74LS06將允許我們驅(qū)動(dòng)高達(dá)40mA的電流負(fù)載。

上拉電阻示例No2

需要74LS06六角形逆變器驅(qū)動(dòng)器來(lái)控制單個(gè)紅色LED指示燈從12伏電源。如果LED在1.7V電壓下需要15mA，HEX逆變器的V OL 在完全接通時(shí)為0.1V，則計(jì)算驅(qū)動(dòng)LED所需的限流電阻值。

我們可以使用開(kāi)集電極驅(qū)動(dòng)器，以類(lèi)似的方式驅(qū)動(dòng)小型機(jī)電繼電器，燈或直流電機(jī)，因?yàn)檫@些設(shè)備通常需要5V或12V或更高電壓，電流大約為10到20 mA才能正常工作。

TTL門(mén)的兩個(gè)或多個(gè)集電極開(kāi)路輸出可以直接連接在一起并通過(guò)一個(gè)外部拉 - 電阻器。結(jié)果是輸出被有效地“和”在一起，因?yàn)榻M合的行為就像門(mén)連接到AND門(mén)一樣。這種類(lèi)型的配置稱為有線AND邏輯。

上拉電阻摘要

我們?cè)诒?a href="http://wenjunhu.com/v/" target="_blank">教程中已經(jīng)看到了關(guān)于無(wú)源上拉和下拉電阻的問(wèn)題電路，數(shù)字邏輯門(mén)的輸入可以自偏置或浮動(dòng)到他們選擇的任何邏輯電平，許多開(kāi)關(guān)誤差可以追溯到未連接和浮動(dòng)輸入引腳。

上拉電阻連接未使用的輸入引腳（AND和NAND門(mén)）到直流電源電壓（Vcc）以保持給定輸入為高電平。下拉電阻將未使用的輸入引腳（OR和NOR門(mén)）連接到地（0V），以使給定輸入保持低電平。上拉電阻的電阻值通常不是那么關(guān)鍵，但必須保持輸入引腳電壓高于V IH 。使用10kΩ上拉電阻很常見(jiàn)，但值范圍為1k至100k歐姆。

由于低輸入電壓電平，V IL（max）和更高的I IL 電流，下拉電阻更為關(guān)鍵。使用100Ω下拉電阻是最常見(jiàn)的，但它們的電阻值范圍為50至1k歐姆。

帶開(kāi)路集電極的數(shù)字邏輯門(mén)（在TTL邏輯的情況下）輸出或漏極開(kāi)路（在CMOS邏輯的情況下）輸出需要連接到其輸出引腳和直流電源之間的外部上拉電阻，以使邏輯門(mén)執(zhí)行預(yù)期的邏輯功能。

使用開(kāi)路集電極/漏極開(kāi)路柵極的優(yōu)勢(shì)在于它們能夠切換更高的電壓和電流或提供有線AND運(yùn)算的能力。一些集電極開(kāi)路，例如74LS06，能夠驅(qū)動(dòng)更大的負(fù)載，因?yàn)樗鼈兊妮敵隹赏ㄟ^(guò)外部上拉電阻連接到高達(dá)30伏的電源。