推動(dòng)IC設(shè)計(jì)革命的七大EDA技術(shù)工具

說(shuō)到集成電路就沒法不說(shuō)EDA工具。時(shí)至今日，盡管所用的語(yǔ)言和工具仍然不斷在發(fā)展，但是通過(guò)采用類似編程語(yǔ)言的硬件描述語(yǔ)言來(lái)設(shè)計(jì)、驗(yàn)證電路預(yù)期行為，利用工具軟件綜合得到低抽象級(jí)門級(jí)設(shè)計(jì)并進(jìn)一步完成物理設(shè)計(jì)的途徑，仍然是數(shù)字集成電路設(shè)計(jì)的基礎(chǔ)。對(duì)模擬/混合信號(hào)電路設(shè)計(jì)而言，隨著工藝節(jié)點(diǎn)的推進(jìn)，設(shè)計(jì)的規(guī)模在不斷增大，而留給設(shè)計(jì)師的設(shè)計(jì)余量在逐漸減小，對(duì)仿真和驗(yàn)證工具在容量、速度和精度的要求越來(lái)越高。在沒有EDA工具之前，搞電路要靠人手工，對(duì)于大規(guī)模集成電路有上億晶體管的設(shè)計(jì)用手工簡(jiǎn)直是不可為的。

隨著IC不斷向高集成度、高速度、低功耗、高性能發(fā)展，沒有高可靠性的計(jì)算機(jī)輔助設(shè)計(jì)手段，完成設(shè)計(jì)是不可能的?？梢哉f(shuō)有了EDA工具，才有了超大規(guī)模集成電路設(shè)計(jì)的可能。

EDA工具真正起步于1980年代，1983年誕生了第一個(gè)工作站平臺(tái)apollo；近40年的發(fā)展，EDA工具幾乎涵蓋了集成電路的方方面面，從硬件描述語(yǔ)言（Hardware Description Language，HDL）到邏輯仿真工具（Logic Simulation），從邏輯綜合（Logic Synthesis）到自動(dòng)布局布線系統(tǒng)（Auto Place & Route）；從物理設(shè)計(jì)規(guī)則檢查（design rule check/DRC & electrical rule check/ERC）到電路圖版圖比對(duì)（Layout versus Schematic，LVS）到芯片的制造測(cè)試。

筆者通過(guò)和眾多工程師溝通交流，試著從眾多EDA技術(shù)及工具中選取七種富有創(chuàng)造性的類別加以介紹，這些技術(shù)或工具確實(shí)大大促進(jìn)了集成電路的發(fā)展。

一、GDS & GDS II

GDS是由Calma研發(fā)完成，用于集成電路版圖的數(shù)據(jù)轉(zhuǎn)換，得以制作光刻掩模版。

Calma成立于1964年，其創(chuàng)始人是Calvin Hefte、Ron Cone和Jim Lambert，曾經(jīng)和Applicon、ComputerVision一起成為稱為三大CAD公司，1988年被Valid Logic Systems收購(gòu)。

Calma于1971年為掩模布局?jǐn)?shù)據(jù)（mask layout data）開發(fā)了一個(gè)二進(jìn)制文件格式GDS（Graphic Data System），1978年進(jìn)行了重大修訂，被稱為GDS-II。到目前為止，半導(dǎo)體行業(yè)仍然使用GDS-II作為IC設(shè)計(jì)“tape-outs”的標(biāo)準(zhǔn)版圖數(shù)據(jù)格式。

集成電路版圖（integrated circuit layout）是集成電路設(shè)計(jì)中最底層步驟物理設(shè)計(jì)的成果，物理設(shè)計(jì)通過(guò)布局、布線技術(shù)將邏輯綜合的成果（門級(jí)網(wǎng)表）轉(zhuǎn)換成物理版圖文件，這個(gè)文件包含了各個(gè)硬件單元在芯片上的形狀、面積和位置信息。版圖設(shè)計(jì)必須遵守制造工藝的相關(guān)設(shè)計(jì)規(guī)則要求，并滿足時(shí)序、面積、功耗等的約束。集成電路版圖完成后，整個(gè)集成電路設(shè)計(jì)流程基本結(jié)束。隨后，半導(dǎo)體加工廠會(huì)接收版圖文件，利用半導(dǎo)體器件制造設(shè)備和技術(shù)，來(lái)制造實(shí)際的硬件芯片。（簡(jiǎn)單說(shuō)就是，GDS文件通過(guò)二進(jìn)制編碼來(lái)表示平面的幾何圖形、文字，以及圖形的圖層和屬性等數(shù)據(jù)。每個(gè)圖層都可以進(jìn)行獨(dú)立命名，且每個(gè)圖層的都屬性都可以進(jìn)行特殊標(biāo)定，是一種功能較強(qiáng)的數(shù)據(jù)格式，由于適合在電子束曝光時(shí)，對(duì)各個(gè)區(qū)域的曝光計(jì)量進(jìn)行分別設(shè)定。）

現(xiàn)在的版圖設(shè)計(jì)是借助電子設(shè)計(jì)自動(dòng)化工具來(lái)完成的。而在1960年代，設(shè)計(jì)工程師用鉛筆和網(wǎng)格紙手動(dòng)繪建芯片布局，然后再將這些圖形數(shù)字化，以創(chuàng)建IC布局的電子數(shù)據(jù)庫(kù)，然后通過(guò)軟件將其轉(zhuǎn)換為用于制造光掩模的圖案生成器格式。

Calma一直在用專門的計(jì)算機(jī)和軟件取代容易出錯(cuò)的手動(dòng)繪圖過(guò)程，從而使該過(guò)程自動(dòng)化。Calma可謂催生了EDA時(shí)代，用于IC和印刷電路板的布局設(shè)計(jì)，從而促成了Apollo和Sun Microsystems工作站的采用，以及包括現(xiàn)在EDA三巨頭在內(nèi)眾多EDA公司創(chuàng)建。

二、SPICE

SPICE（Simulation program with integrated circuit emphasis）是一種功能強(qiáng)大的通用電路級(jí)模擬仿真器，主要用于集成電路的電路分析，SPICE的網(wǎng)表格式變成了通常模擬電路和晶體管級(jí)電路描述的標(biāo)準(zhǔn)，由美國(guó)加州大學(xué)伯克利分校電機(jī)工程與計(jì)算機(jī)科學(xué)系（UC Berkeley, Dept. EECS）開發(fā)完成，其最初的名字是CANCER（Computer Analysis of Nonlinear Circuits, Excluding Radiation）。

第一版于1971年由Laurence Nagel等七名研究生在Ron Rohrer教授指導(dǎo)下開發(fā)完成，1975年在Don Peterson教授指導(dǎo)下推出正式實(shí)用化版本，1988年被定為美國(guó)國(guó)家工業(yè)標(biāo)準(zhǔn)，主要用于模擬電路、數(shù)模混合電路、電源電路等電子系統(tǒng)的設(shè)計(jì)和仿真。

自SPICE問世以來(lái)，其版本的更新持續(xù)不斷，有SPICE2、SPICE2G6、SPICE3、SPICE3f5等多個(gè)版本，新版本主要在電路輸入、圖形化、數(shù)據(jù)結(jié)構(gòu)和執(zhí)行效率上有所增強(qiáng)，業(yè)界普遍認(rèn)為SPICE2G6是最為成功和有效的，以后的版本僅僅是局部的變動(dòng)，現(xiàn)在常用的各類SPICE工具都是基于公開發(fā)表的SPICE 2G6版的源代碼。

從1970年代初到如今近五十年的時(shí)間里，SPICE從只能仿真十幾個(gè)元器件規(guī)模到今天可以仿真上千萬(wàn)個(gè)元器件規(guī)模的電路，取得了非常驚人的成就。SPICE是一個(gè)解非線性常微分方程的工具，但由于要改變SPICE的基石很難，所以1990年代中期的SPICE沒有太大的變化。

SPICE的基石包括：改進(jìn)的節(jié)點(diǎn)分析法（Modified Nodal Analysis）、稀疏矩陣解法（Sparse Matrix Solver），牛頓-拉夫遜迭代（Newton-Raphson Iteration）、隱性數(shù)值積分（Implicit Numerical Integration）、動(dòng)態(tài)步長(zhǎng)的瞬態(tài)分析（Dynamic Time Step Control）、局部截?cái)嗾`差（Local Truncation Error）等等。

目前主流的商用SPICE包括Synopsys HSPICE & FineSim SPICE、Cadence Spectre& APS、Mentor ELDO& AFS、Silvaco Smart-Spice，國(guó)產(chǎn)廠商華大九天（Empyrean）的ALPS、概倫電子（ProPlus）的NanoSpice&NanoSpice Giga具有一定競(jìng)爭(zhēng)力。

當(dāng)然，除了由EDA公司提供的商業(yè)SPICE外，還有就是一些老牌的半導(dǎo)體公司自行在內(nèi)部開發(fā)的SPICE，不用來(lái)銷售，包括IBM、Intel、TI、ADI、STM和Infenion等公司，這些半導(dǎo)體公司的SPICE基本都會(huì)有自己的器件模型。據(jù)悉，TI就把內(nèi)部的SPICE現(xiàn)在也拿來(lái)開源了。

SPICE的優(yōu)點(diǎn)是其精確性，但是缺點(diǎn)也很明顯，對(duì)于可以仿真的規(guī)模和速度有一定的限制，一般用于小規(guī)模和高精度的仿真應(yīng)用。因此在此基礎(chǔ)上發(fā)展了另一類晶體管級(jí)仿真器FastSPICE，典型如Synopsys的NanoSim、HSIM（2004年收購(gòu)Nassda）、FineSim Pro（2011年收購(gòu)Magma）和CustomSim (XA)，Cadence的UltraSim（2003年收購(gòu)Celestry，這里要提一下，UltraSim最早由BTA開發(fā)，BTA為概倫電子團(tuán)隊(duì)于1993年與胡正明教授所創(chuàng)建，BTA于2001年與戴偉民博士的Ultima公司合并成Celestry）和Spectre XPS，Mentor的ADiT（2006年收購(gòu)EverCAD），概倫電子的NanoSpice Giga等，用于處理大規(guī)模電路仿真和全芯片驗(yàn)證。FastSPICE采用了大量的加速仿真的技術(shù)，例如Table Model和Event Driven的電路partition等，并對(duì)電路進(jìn)行簡(jiǎn)化，在犧牲一定仿真精度的情況下處理大規(guī)模電路仿真的需求，如定制數(shù)字電路、存儲(chǔ)器、SOC全芯片仿真和驗(yàn)證等。在實(shí)際的應(yīng)用中，SPICE往往用于高精度模擬電路和小模塊的定制數(shù)字電路和存儲(chǔ)器模塊，F(xiàn)astSPICE往往用于大規(guī)模后仿電路、大模塊定制數(shù)字電路、存儲(chǔ)器和全芯片SOC的仿真和驗(yàn)證等。

值得一提的是，國(guó)產(chǎn)EDA公司在SPICE方面取得了重大進(jìn)步。

2016年概倫電子的NanoSpice Giga提出了一個(gè)全新的概念GigaSpice，以SPICE的引擎和精度去取代FastSPICE的應(yīng)用以避免FastSPICE造成的精度缺失，并提供比FastSPICE更快的速度，在業(yè)界領(lǐng)先的超大規(guī)模存儲(chǔ)器設(shè)計(jì)和大規(guī)模后仿模擬電路中得到了國(guó)際市場(chǎng)認(rèn)可和應(yīng)用。

華大九天在2018年正式推出業(yè)界首款異構(gòu)并行仿真系統(tǒng)Empyrean ALPS-GT?，基于大算力異構(gòu)平臺(tái)和獨(dú)創(chuàng)的異構(gòu)智能矩陣求解技術(shù)SMS-GT, 極大的提升了電路仿真的性能，保持100% True SPICE精度，性能相比CPU架構(gòu)的SPICE提升了10+倍。ALPS-GT的推出，解決了FastSPICE及引入fastspice技術(shù)的spice精度不夠, 而傳統(tǒng)spice及并行spice性能和容量又不夠的問題。

最后有必要說(shuō)說(shuō)開源的NGSPICE。自從上世紀(jì)九十年代后，有一批SPICE的愛好者及高校把SPICE3f5接過(guò)來(lái)，并整合了其他幾個(gè)開源軟件，包括xspice、cider、gss、adms等，建成了NGSPICE。NGSPICE在緩慢的進(jìn)化著，但比起商業(yè)SPICE進(jìn)化的速度慢多了。目前很多學(xué)術(shù)研究在使用。

三、半導(dǎo)體器件模型（SPICE Model）

半導(dǎo)體器件模型和用戶工藝線緊密聯(lián)系。在芯片設(shè)計(jì)之前，相應(yīng)的器件模型參數(shù)已由晶圓代工（Foundry）公司通過(guò)PDK中的模型庫(kù)提供給芯片設(shè)計(jì)人員。

MOSFET模型發(fā)展至今，已經(jīng)有50多個(gè)模型。下面簡(jiǎn)單介紹幾個(gè)代表性模型：

1、SPICE器件模型

MOS1模型（SPICE Level 1）：是UC Berkeley SPICE最早的MOSFET模型，只考慮了MOSFET的基本性能，適用于低精度的長(zhǎng)溝道MOSFET。

MOS2模型（SPICE Level 2）：考慮了MOSFET的二級(jí)效應(yīng)和部分短溝道效應(yīng)，適用于知短溝道器件，對(duì)于溝道長(zhǎng)度大于2μm的器件所得模擬結(jié)果很精確。

MOS3模型（SPICE Level 3）：小尺寸器件的半經(jīng)驗(yàn)?zāi)Ｐ?，更加精確地考慮了MOSFET的二級(jí)效應(yīng)，廣泛應(yīng)用于數(shù)字電路設(shè)計(jì)中，適用于溝道長(zhǎng)度小于5μm的情況。

2、BSIM器件模型

BSIM（Berkeley Short-channel IGFET Model）模型是UC Berkeley胡正明教授團(tuán)隊(duì)專門為短溝道MOSFET開發(fā)的模型。

BSIM1模型（SPICE Level 4），適用于溝道長(zhǎng)度約為1μm、柵氧化層厚度為15nm的器件。

BSIM2模型（對(duì)應(yīng)HSPICE Level 39），是在BSIM1模型開發(fā)的深亞微米模型，適用于溝道長(zhǎng)度可短至0.25μm、柵氧化層厚度為0.36nm的器件。

BSIM3模型是基于準(zhǔn)二維分析的物理模型，著重解決器件工作的物理機(jī)制，考慮器件尺寸和工藝參數(shù)的影響，力求使每個(gè)模型與器件特性的關(guān)系可預(yù)測(cè)，并設(shè)法減少模型參數(shù)的個(gè)數(shù)。

BSIM4模型：在BSIM3模型基礎(chǔ)上，適用于深亞微米IC，同時(shí)針對(duì)射頻電路設(shè)計(jì)進(jìn)行了改進(jìn)。

BSIM家族中最成功的代表是BSIM3v3（對(duì)應(yīng)HSPICE Level 49）和BSIM4v5（對(duì)應(yīng)HSPICE Level 54）。從此以后，再也沒有其他的模型能出其右。它們倆也是工業(yè)界的MOSFET器件模型標(biāo)準(zhǔn)。BSIM3跨越了亞微米的工藝（0.3μm至0.13μm，大致從1993年到2000年），BSIM4跨越了深亞微米到納米的工藝（90nm至20nm，大致從2002年到2012年）。時(shí)至今日，BSIM4仍是業(yè)界使用最廣泛的集成電路模型。

3、FinFET器件模型

FinFET器件模型BSIM-CMG，也是由UC Berkeley胡正明教授BSIM團(tuán)隊(duì)專門針對(duì)20納米以下三維晶體管MOSFET開發(fā)的模型，也迅速成為了國(guó)際標(biāo)準(zhǔn)模型。

半導(dǎo)體器件模型是SPICE的基礎(chǔ)之一。現(xiàn)代的SPICE仿真需要很多器件模型，包括無(wú)源元件（電阻、電容、電感等），以及有源器件（二極管、雙極管等）。但花樣最多、變化最頻繁、復(fù)雜度最高的當(dāng)屬M(fèi)OSFET器件模型。這主要是因?yàn)閺?970/1980年代以后，MOSFET的工藝因它的低功耗、高集成度而變成了主流。那時(shí)候還是個(gè)半導(dǎo)體工業(yè)百花爭(zhēng)鳴的年代。很多半導(dǎo)體公司如雨后春筍般的冒出來(lái)，幾乎每一家公司都在工藝及器件上有點(diǎn)自己的絕活，所以當(dāng)時(shí)大多是IDM公司，造成了MOSFET的模型也層出不窮。誰(shuí)家的SPICE支持的MOSFET模型越多，誰(shuí)的SPICE用戶群就越大。

而當(dāng)時(shí)，用戶群最大的SPICE當(dāng)屬由孿生兄弟Shawn Hailey和Kim Hailey于1974年創(chuàng)辦的Meta-Software公司的HSPICE，HSPICE擁有獨(dú)創(chuàng)的MOSFET器件模型Level 28，從1978年成立到1996年的18年間，一共銷售了超過(guò)1.1萬(wàn)套，年成長(zhǎng)率達(dá)到了25-30%。Level 28是基于BISM1開發(fā)的MOSFET器件模型，適用于模擬電路設(shè)計(jì)。這里要提一下，1996年Meta-Software被Avant!收購(gòu)，到2001年，Avant!又被Synopsys收購(gòu)。

雖然Level 28沒有成為行業(yè)標(biāo)準(zhǔn)，但是成為推動(dòng)BSIM成為行業(yè)標(biāo)準(zhǔn)的基礎(chǔ)。在當(dāng)前屬于Si2下的模型標(biāo)準(zhǔn)化組織（CMC）出現(xiàn)后，BSIM3v3迅速成為了集成電路全球第一個(gè)工業(yè)標(biāo)準(zhǔn)模型，業(yè)界所有的Foundry、IDM、fabless和EDA共同支持，成為了國(guó)際集成電路飛速發(fā)展的主要推動(dòng)力之一。后續(xù)胡正明教授領(lǐng)導(dǎo)的BSIM團(tuán)隊(duì)相繼推出BSIM4、BSIMSOI、BSIM6 (BSIM-BULK)、BSIM-CMG、BSIM-IMG等國(guó)際標(biāo)準(zhǔn)模型，二十年來(lái)全球集成電路設(shè)計(jì)的絕大多數(shù)都是基于BSIM系列模型，對(duì)國(guó)際集成電路發(fā)展產(chǎn)生了至關(guān)重要的作用。

值得一提的是，在EDA細(xì)分市場(chǎng)器件模型工具領(lǐng)域，概倫電子是該領(lǐng)域的領(lǐng)導(dǎo)廠商，其解決方案源自1993年胡正明教授團(tuán)隊(duì)推出BSIM3v3模型標(biāo)準(zhǔn)后領(lǐng)導(dǎo)成立的BTA公司的BSIMPro/BSIMProPlus系列工具，二十多年來(lái)至今仍是所有主流代工廠的標(biāo)準(zhǔn)建模工具。當(dāng)然另一國(guó)產(chǎn)EDA公司博達(dá)微在器件模型工具也占有一席之地。

四、硬件描述語(yǔ)言（HDL）

VHDL（Very-High-Speed Integrated Circuit Hardware Description Language）和Verilog HDL是世界上最流行的兩種硬件描述語(yǔ)言（Hardware Description Language，HDL），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，既可以表示邏輯電路圖、邏輯表達(dá)式，也可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能，目的是為了把電子電路的設(shè)計(jì)意義以文件的形式保存，以方便他人能輕易地了解電路的設(shè)計(jì)意義。

兩者都是在20世紀(jì)80年代中期開發(fā)出來(lái)的。VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，得到眾多EDA公司支持。

1、VHDL

VHDL起源于1980年代美國(guó)國(guó)防部的VHSIC計(jì)劃（Very-High-Speed Integrated Circuit），VHDL中的“V”代表VHSIC。

1981年6月成立VHDL小組。1983年由IBM、TI、Intermetric聯(lián)合成立開發(fā)小組，1985年推出第一版。

1987年12月IEEE公布了標(biāo)準(zhǔn)版本IEEE STD 1076/1987（簡(jiǎn)稱87版）。自IEEE-1076（簡(jiǎn)稱87版）之后，各EDA公司相繼推出自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。

1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，形成了新的標(biāo)準(zhǔn)版本IEEE STD 1076-1993（簡(jiǎn)稱93版）。

1996年美國(guó)國(guó)防部規(guī)定其為官方ASIC設(shè)計(jì)語(yǔ)言。

2、Verilog HDL

Verilog HDL語(yǔ)法與C語(yǔ)言類似，但作為硬件描述語(yǔ)言，與C語(yǔ)言有著本質(zhì)的不同。Verilog HDL由Automated Integrated Design Systems的Phil Moorby創(chuàng)建于1983年，并發(fā)布Verilog仿真器。1985年Automated Integrated Design Systems更名Gateway Design Automation（GDA）。1987年Synopsys開始使用Verilog HDL作為其綜合工具的輸入。

1989年Cadence收購(gòu)GDA，擁有Verilog HDL的獨(dú)家專版，于1990年正式發(fā)布Verilog HDL，并于同年成立OVI（Open Verilog International），面向公有領(lǐng)域開放，推進(jìn)Verilog HDL發(fā)展和標(biāo)準(zhǔn)的制定，1993年獲得幾乎所有ASIC廠商支持，認(rèn)為Verilog-XL是最好的仿真器。

1995年Cadence放棄獨(dú)家擁有的Verilog HDL專利，得以成為IEEE 1364-1995標(biāo)準(zhǔn)（簡(jiǎn)稱Verilog-95）。

1999年模擬和數(shù)字都適用的Verilog標(biāo)準(zhǔn)公開發(fā)表。

2001年，Verilog HDL進(jìn)行了修正和擴(kuò)展，修改后的內(nèi)容后來(lái)再次被提交給IEEE，成為IEEE 1364-2001標(biāo)準(zhǔn)（簡(jiǎn)稱Verilog-2001）。Verilog-2001是對(duì)Verilog-95的一個(gè)重大改進(jìn)版本，它具備一些新的實(shí)用功能，例如敏感列表、多維數(shù)組、生成語(yǔ)句塊、命名端口連接等。目前，Verilog-2001是Verilog的最主流版本，被大多數(shù)商業(yè)電子設(shè)計(jì)自動(dòng)化軟件包支持。

2005年，Verilog HDL再次進(jìn)行了更新，即IEEE 1364-2005標(biāo)準(zhǔn)（簡(jiǎn)稱Verilog-2005）。該版本只是對(duì)Verilog-2001的細(xì)微修正。Verilog-2005包括一個(gè)相對(duì)獨(dú)立的新部分（Verilog-AMS）。這個(gè)擴(kuò)展使得傳統(tǒng)的Verilog HDL可以對(duì)集成的模擬和混合信號(hào)系統(tǒng)進(jìn)行建模。

后續(xù)發(fā)展

作為兩大標(biāo)準(zhǔn)的硬件描述語(yǔ)言，VHDL和Verilog HDL的互操作性非常重要，兩大國(guó)際組織VHDL International（VI）、Open Verilog International（OVI）曾努力協(xié)調(diào)VHDL和Verilog HDL的互操作問題。2000年，VHDL International（VI）和Open Verilog International（OVI）這兩個(gè)擁有豐富標(biāo)準(zhǔn)制定程序經(jīng)驗(yàn)的組織合并成立了Accellera。Accellera成立后，積極推動(dòng)硬件描述語(yǔ)言的發(fā)展。

隨著芯片的功能不斷地?cái)U(kuò)大，Verilog不足以應(yīng)對(duì)日益復(fù)雜的芯片設(shè)計(jì)和驗(yàn)證，于是SystemVerilog被發(fā)明了。

創(chuàng)建了Verilog HDL的Phil Moorby在離開公司后，和Peter Flake等硬件描述語(yǔ)言專家在Co-Design Automation公司進(jìn)行合作，對(duì)Verilog HDL進(jìn)行擴(kuò)展研究，在1999年發(fā)布了superlog系統(tǒng)設(shè)計(jì)語(yǔ)言，同時(shí)發(fā)布了SystemSim和SystemEX兩個(gè)工具，一個(gè)用于系統(tǒng)開發(fā)，一個(gè)用于高級(jí)驗(yàn)證。2001年Co-Design Automation公司向Accellera發(fā)布了superlog擴(kuò)展綜合子集ESS。2002年Synopsys收購(gòu)了Co-Design Automation，將superlog及其驗(yàn)證子集捐贈(zèng)給了Accellera，這樣就分別有了SystemVerilog 3.0、SystemVerilog 3.1、SystemVerilog 3.1a。使得工程師可以在Verilog語(yǔ)言的RTL級(jí)綜合子集的基礎(chǔ)上，提供更多級(jí)別的硬件綜合抽象級(jí)，為各種系統(tǒng)級(jí)的EDA軟件工具所利用。

之后，Accellera和IEEE共同推出了SystemVerilog的標(biāo)準(zhǔn)IEEE1800-2005的標(biāo)準(zhǔn)。

2009年，IEEE 1364-2005和IEEE 1800-2005兩個(gè)部分合并為IEEE 1800-2009，成為了一個(gè)新的、統(tǒng)一的SystemVerilog硬件描述驗(yàn)證語(yǔ)言。從而開啟了一個(gè)新的時(shí)代。目前最新版本為IEEE 1800-2017。

System Verilog是Verilog語(yǔ)言的拓展和延伸。Verilog適合系統(tǒng)級(jí)，算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)，電路開關(guān)級(jí)設(shè)計(jì)；而System Verilog更適合于可重用的可綜合IP和可重用的驗(yàn)證用IP設(shè)計(jì)，以及特大型基于IP的系統(tǒng)級(jí)設(shè)計(jì)和驗(yàn)證。System Verilog的一個(gè)顯著特點(diǎn)是能夠和芯片驗(yàn)證方法學(xué)結(jié)合在一起，因而可以大大增強(qiáng)模塊復(fù)用性、提高芯片開發(fā)效率，縮短開發(fā)周期。芯片驗(yàn)證方法學(xué)中比較著名的有：VMM、OVM、AVM和UVM等。

五、邏輯綜合工具

邏輯綜合（logical synthesis）的行為是將數(shù)字電路的寄存器傳輸級(jí)描述（RTL，Register Transfer Level）的Verilog HDL/VHDL文件“綜合”為描述設(shè)計(jì)結(jié)構(gòu)的門級(jí)（Gate-Level Netlist）Verilog HDL/VHDL文件。將RTL和根據(jù)設(shè)計(jì)需求編寫的約束文件作為輸入綜合出門級(jí)網(wǎng)表，在性能、面積和功耗之間進(jìn)行trade-offs。后端Place&Route工具（ICC、Innovus）將門級(jí)網(wǎng)表作為輸入生成GDSII文件用于芯片制造。

簡(jiǎn)單說(shuō)，邏輯綜合=翻譯（translation）+邏輯優(yōu)化（logic optimization+門映射（gate mapping）；其實(shí)就是首先把描述RTL級(jí)的HDL語(yǔ)言翻譯成GTECH，然后再優(yōu)化和映射成工藝相關(guān)的門級(jí)網(wǎng)表。

邏輯綜合工具主要有Synopsys的Design Compiler、Cadence的Genus、Mentor的Leonardo。

Synopsys的Design Compiler是最精典的邏輯綜合工具。自1987年以來(lái)在全球范圍內(nèi)使用，全球幾乎所有的芯片供應(yīng)商、IP供應(yīng)商和庫(kù)供應(yīng)商都支持DC，是目前90%以上ASIC設(shè)計(jì)人員廣泛使用的工具。大幅提高ASIC設(shè)計(jì)效率的自動(dòng)化始于Synopsys的Design Compiler，在這一創(chuàng)新的邏輯綜合工具推出并得到應(yīng)用之前，所有IC設(shè)計(jì)都處于門級(jí)或晶體管級(jí)別。

Design Compiler簡(jiǎn)稱DC，是Synopsys的邏輯綜合（logical synthesis）工具，它可以根據(jù)設(shè)計(jì)描述（design description）和設(shè)計(jì)約束（design constraints）自動(dòng)綜合出一個(gè)優(yōu)化了的門級(jí)電路，也就是說(shuō)DC可以將HDL所做的RTL級(jí)描述自動(dòng)轉(zhuǎn)換成優(yōu)化的門級(jí)網(wǎng)表，可以隱藏?cái)?shù)字設(shè)計(jì)人員的設(shè)計(jì)細(xì)節(jié)。

由于早期的半導(dǎo)體工藝尺寸較大，連線延時(shí)占比小，無(wú)需考慮物理位置信息，最初的Design Compiler完成的是純粹的邏輯綜合。

隨著工藝技術(shù)越來(lái)越先進(jìn)，工藝特征尺寸越來(lái)越小，連線的延時(shí)難以忽略，同時(shí)需要較為精準(zhǔn)的計(jì)算，而該延時(shí)與電路中各單元的物理位置密切相關(guān)，因而Synopsys推出了考慮物理信息并可生成物理指導(dǎo)的新版Design Compiler Graphical綜合工具，它不僅可以更精準(zhǔn)地估算連線延時(shí)，還可以預(yù)測(cè)布線擁堵情況并進(jìn)行相應(yīng)優(yōu)化。

Synopsys的最新版Design Compiler，即Design Compiler NXT，可提供基于云計(jì)算的分布式綜合（synthesis）技術(shù)，相比以往版本顯著加快了運(yùn)行速度。并且通過(guò)平臺(tái)化的通用庫(kù)以及與布局布線工具IC Compiler II校準(zhǔn)的RC寄生參數(shù)提取，實(shí)現(xiàn)在5nm以及更先進(jìn)工藝節(jié)點(diǎn)下極為緊密的相關(guān)一致性。

六、靜態(tài)時(shí)序分析

靜態(tài)時(shí)序分析（Static Timing Analysis，STA）是對(duì)數(shù)字電路所有關(guān)注的時(shí)序路徑進(jìn)行提取，然后計(jì)算和預(yù)計(jì)信號(hào)在路徑上的延遲是否存在違背時(shí)序約束的錯(cuò)誤，主要是檢查建立時(shí)間和保持時(shí)間是否滿足要求。靜態(tài)時(shí)序分析的特點(diǎn)是不依賴于測(cè)試激勵(lì)，且可以窮舉所有路徑。

傳統(tǒng)上，人們常常將工作時(shí)鐘頻率作為高性能的集成電路的特性之一。為了測(cè)試電路在指定速率下運(yùn)行的能力，人們需要在設(shè)計(jì)過(guò)程中測(cè)量電路在不同工作階段的延遲。此外，在不同的設(shè)計(jì)階段（例如邏輯綜合、布局、布線以及一些后續(xù)階段）需要對(duì)時(shí)間優(yōu)化程序內(nèi)部進(jìn)行延遲計(jì)算（Delay calculation）。盡管可以通過(guò)嚴(yán)格的SPICE電路仿真來(lái)進(jìn)行此類時(shí)間測(cè)量，但是這種方法在實(shí)用中耗費(fèi)大量時(shí)間。靜態(tài)時(shí)序分析在電路時(shí)序快速、準(zhǔn)確的測(cè)量中扮演了重要角色。靜態(tài)時(shí)序分析能夠更快速地完成任務(wù)，是因?yàn)樗褂昧撕?jiǎn)化的模型，而且它有限地考慮了信號(hào)之間的邏輯互動(dòng)。

靜態(tài)時(shí)序分析工具可以識(shí)別的時(shí)序故障要比仿真多得多，包括：建立/保持和恢復(fù)/移除檢查（包括反向建立/保持）；最小和最大跳變；時(shí)鐘脈沖寬度和時(shí)鐘畸變；門級(jí)時(shí)鐘的瞬時(shí)脈沖檢測(cè)；總線競(jìng)爭(zhēng)與總線懸浮錯(cuò)誤；不受約束的邏輯通道等。有一些靜態(tài)時(shí)序工具還能計(jì)算經(jīng)過(guò)導(dǎo)通晶體管、傳輸門和雙向鎖存的延時(shí)，并能夠自動(dòng)對(duì)關(guān)鍵路徑、約束性沖突、異步時(shí)鐘域和某些瓶頸邏輯進(jìn)行識(shí)別與分類。

靜態(tài)時(shí)序分析在最近幾十年中，成為了相關(guān)設(shè)計(jì)領(lǐng)域中的主要技術(shù)方法。Synopsys的PrimeTime、Cadence的Pearl和Mentor的SST Velocity主要用于全芯片的IC設(shè)計(jì)；Altium的工具主要用于PCB設(shè)計(jì)中靜態(tài)時(shí)序分析。各大FPGA廠商Intel（收購(gòu)Altera）、Xilinx、Lattice、MircoSemi（收購(gòu)Actel）的IDE均提供靜態(tài)時(shí)序功能。

Synopsys的PrimeTime自推出以來(lái)，成為深受廣大IC設(shè)計(jì)人員廣泛使用的工具，在靜態(tài)時(shí)序分析工具領(lǐng)域占有壟斷地位。

PrimeTime簡(jiǎn)稱PT，是Synopsys的靜態(tài)時(shí)序分析軟件，被用來(lái)分析大規(guī)模、同步、數(shù)字ASIC。PrimeTime的主要功能是對(duì)芯片進(jìn)行靜態(tài)時(shí)序分析，工作在電路設(shè)計(jì)的門級(jí)網(wǎng)表層次，可以和Synopsys公司的其它EDA軟件非常好的結(jié)合在一起使用。

PrimeTime提供高準(zhǔn)確度的延遲分析，以Spice的精度來(lái)計(jì)算單元和連線延遲，減少設(shè)計(jì)冗余并迅速的發(fā)現(xiàn)時(shí)序問題和減少ECO（Engineering Change Order）修復(fù)的時(shí)間；PrimeTime針對(duì)設(shè)計(jì)時(shí)序簽核需要考慮不同操作模式、電壓、溫度和工藝角點(diǎn)的單獨(dú)場(chǎng)景，提供了分布多場(chǎng)景分析（DMSA），簡(jiǎn)化了分析和管理這些場(chǎng)景的分析。

隨著納米級(jí)設(shè)計(jì)的工藝尺寸的縮小和時(shí)鐘頻率的提升，型號(hào)完整性效應(yīng)如串?dāng)_延遲和噪聲（或者毛刺）傳遞能夠?qū)е鹿δ苁Щ蛘邥r(shí)序失效。PrimeTime SI是PrimeTime的信號(hào)完整性解決方案，在PrimeTime中加入準(zhǔn)確的串?dāng)_延遲、噪聲（毛刺）和電壓降（IR）延遲分析，來(lái)應(yīng)對(duì)90納米及以下的信號(hào)完整性分析。

為了支持14/16納米及以下工藝的設(shè)計(jì)特點(diǎn)，Synopsys推出了PrimeTime ADV，支持識(shí)別物理信息的ECO，避免ECO對(duì)當(dāng)前版圖的影響，加速時(shí)序收斂；提供功耗ECO修復(fù)，利用正向時(shí)序，尋找漏電流功耗降低機(jī)會(huì)；提供參數(shù)化片上變異（POCV）分析方法，盡可能的消除悲觀的時(shí)序估計(jì)，加速時(shí)序和ECO收斂。

另外，在時(shí)序分析和優(yōu)化領(lǐng)域，華大九天耕耘多年，在該領(lǐng)域具有領(lǐng)先的產(chǎn)品和技術(shù)。針對(duì)先進(jìn)工藝物理效應(yīng)對(duì)時(shí)序影響顯著的特征，在業(yè)界第一個(gè)提出了physical-aware ECO的概念，其產(chǎn)品XTop在時(shí)序ECO領(lǐng)域處于市場(chǎng)領(lǐng)導(dǎo)者地位。另外，針對(duì)16/7nm以下先進(jìn)工藝及低壓設(shè)計(jì)時(shí)序偏差大，時(shí)序敏感性強(qiáng)，可靠性差的特點(diǎn)，華大九天發(fā)布的SPICE-accurate Timing Analysis工具XTime可有效解決靜態(tài)時(shí)序分析無(wú)法解決的問題。

七、定制電路設(shè)計(jì)環(huán)境和版圖設(shè)計(jì)工具

芯片設(shè)計(jì)從實(shí)現(xiàn)方法上可以分為全定制（Full Custom）、半定制（Semi-Custom）和基于FPGA設(shè)計(jì)。全定制設(shè)計(jì)方法是指基于晶體管級(jí)，所有器件 和互連版圖都用手工生成的設(shè)計(jì)方法，適用于大批量生產(chǎn)、要求精度高、速度快、面積小、功耗低的芯片。

全定制設(shè)計(jì)方法是按照規(guī)定的功能和性能要求，先設(shè)計(jì)出滿足功能的電路，然后用電路的布局和布線進(jìn)行專門的優(yōu)化設(shè)計(jì)，以達(dá)到芯片的最佳性能。

全定制設(shè)計(jì)的主要EDA工具有Cadence的Virtuoso、Synopsys的Custom Designer、Mentor 的Pyxi，以及華大九天的Aether。

Cadence的Virtuoso在全定制芯片（Full Custom）和AMS（Analog Mixed Signal）混合信號(hào)芯片/版圖（Layout）工具市場(chǎng)上占據(jù)接近80%的市場(chǎng)份額。以至于各個(gè)主流芯片代工廠商（Foundry）基本上都專門為其開發(fā)PDK供給芯片設(shè)計(jì)客戶使用。

Cadence的Virtuoso包括了前端到后端的全流程設(shè)計(jì)功能，與其他工具如多模仿真工具和物理驗(yàn)證工具等結(jié)合在一起使用構(gòu)成了完整的定制芯片設(shè)計(jì)流程。

目前，最新版Virtuoso的最大改變是引進(jìn)了ADE（Analog Design Environment模擬設(shè)計(jì)環(huán)境）全新的三個(gè)工具：ADE Explorer，ADE Assembler，和ADE Verifier，用來(lái)替換以前版本中的ADE-L，ADE-XL和ADE-GXL。

Virtuoso的ADE是模擬設(shè)計(jì)和SPICE仿真圖形界面事實(shí)上的業(yè)界標(biāo)準(zhǔn)，而且新版將舊版ADE中分離的標(biāo)稱值/corners/sweeps/蒙特卡羅/參數(shù)對(duì)比等功能都整合在ADE Explorer中，ADE Verifier將項(xiàng)目層級(jí)管理和仿真納入設(shè)計(jì)中， 以加大對(duì)芯片設(shè)計(jì)工程師的吸引力。

目前，Cadence針對(duì)先進(jìn)節(jié)點(diǎn)工藝制程（20nm以下節(jié)點(diǎn)工藝）推出ICADV版本Virtuoso。其最新版本ICADV123和ICADVM181可以滿足從16nm到5nm先進(jìn)節(jié)點(diǎn)。

而Virtuoso RF將封裝、PCB整合到一起，解決系統(tǒng)級(jí)的仿真問題，從系統(tǒng)的角度優(yōu)化整個(gè)設(shè)計(jì)，不單單是單個(gè)芯片，或封裝和PCB的設(shè)計(jì)。

Cadence的最新版Virtuoso在定制版圖設(shè)計(jì)中，從設(shè)計(jì)規(guī)則驅(qū)動(dòng)，到連接關(guān)系驅(qū)動(dòng)，到仿真結(jié)果驅(qū)動(dòng)，大大的提升版圖設(shè)計(jì)的效率。

最后要特別提到的是，華大九天的Aether平臺(tái)是目前全球第四套模擬設(shè)計(jì)平臺(tái)工具，已被國(guó)內(nèi)外數(shù)十家模擬設(shè)計(jì)公司采用，并于2018年被Foundry廠商TowerJazz列入?yún)⒖荚O(shè)計(jì)流程。