0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫(xiě)文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

自定義sobel濾波IP核,IP接口遵守AXI Stream協(xié)議

電子硬件DIY視頻 ? 來(lái)源:電子硬件DIY視頻 ? 2019-08-06 06:04 ? 次閱讀
00:00/00:00
0
倍速
50%
75%
100%
03:19:18
下载
  • Load:
    0 second
  • Duration:
    0 second
  • Size:
    0x0
  • Volume:
    0%
  • Fps:
    60fps
  • Sudio decoded:
    0 Byte
  • Video decoded:
    0 Byte

在邊緣檢測(cè)中,常用的一種模板是Sobel 算子。Sobel 算子有兩個(gè),一個(gè)是檢測(cè)水平邊緣的 ;另一個(gè)是檢測(cè)垂直邊緣的 。與Prewitt算子相比,Sobel算子對(duì)于像素的位置的影響做了加權(quán),可以降低邊緣模糊程度,因此效果更好。

聲明:本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • 協(xié)議
    +關(guān)注

    關(guān)注

    2

    文章

    611

    瀏覽量

    39670
  • IP
    IP
    +關(guān)注

    關(guān)注

    5

    文章

    1758

    瀏覽量

    150938
收藏 人收藏

    評(píng)論

    相關(guān)推薦

    PYNQ設(shè)計(jì)案例:基于HDL語(yǔ)言+Vivado的自定義IP創(chuàng)建

    作者:Mculover666 1.實(shí)驗(yàn)?zāi)康?用HDL語(yǔ)言+Vivado創(chuàng)建一個(gè)掛載在AXI總線上的自定義IP 2.實(shí)驗(yàn)步驟 2.1.創(chuàng)建一個(gè)新的項(xiàng)目 ? ? 2.2.調(diào)用Create
    的頭像 發(fā)表于 12-21 16:34 ?3665次閱讀
    PYNQ設(shè)計(jì)案例:基于HDL語(yǔ)言+Vivado的<b class='flag-5'>自定義</b><b class='flag-5'>IP</b><b class='flag-5'>核</b>創(chuàng)建

    一文詳解Video In to AXI4-Stream IP

    Video In to AXI4-Stream IP用于將視頻源(帶有同步信號(hào)的時(shí)鐘并行視頻數(shù)據(jù),即同步sync或消隱blank信號(hào)或者而后者皆有)轉(zhuǎn)換成AXI4-Stream
    的頭像 發(fā)表于 04-03 09:28 ?644次閱讀
    一文詳解Video In to <b class='flag-5'>AXI4-Stream</b> <b class='flag-5'>IP</b><b class='flag-5'>核</b>

    nios 自定義ip問(wèn)題求助

    sopc builder中添加自定義ip,編寫(xiě)自定義ip的時(shí)候, avalon接口信號(hào):clk
    發(fā)表于 11-26 11:11

    【Z-turn Board試用體驗(yàn)】+ 【第六貼】:為ZYNQ的SOC添加自定義IP實(shí)現(xiàn)嵌入式系統(tǒng)

    LED_IP、IIC_IP1.2搭建基本硬核、AXI接口、GPIO外設(shè)1.3自定義IP:File
    發(fā)表于 06-11 23:52

    zynq的PS如何向一個(gè)基于AXI4-FULL協(xié)議自定義IP批量傳輸數(shù)據(jù)?

    zynq的PS如何向一個(gè)基于AXI4-FULL協(xié)議自定義IP批量傳輸數(shù)據(jù)?
    發(fā)表于 02-22 12:05

    ZYNQ & AXI總線 & PS與PL內(nèi)部通信(用戶自定義IP)

    (1個(gè)):是ARM多核架構(gòu)下定義的一種接口,中文翻譯為加速器一致性端口,用來(lái)管理DMA之類(lèi)的不帶緩存的AXI外設(shè),PS端是Slave接口。我們可以雙擊查看ZYNQ的
    發(fā)表于 01-08 15:44

    PCIE項(xiàng)目中AXI4 IP例化詳解

    的fifo接口),用戶只要操作fifo接口,無(wú)需關(guān)心PCIE的內(nèi)部驅(qū)動(dòng)。為了便于讀者更加明白,可以深入了解PCIE,我們將會(huì)制作一個(gè)PCIE的連載系列。今天,首先說(shuō)一下自定義AXI4的
    發(fā)表于 12-13 17:10

    ZYNQ自定義AXI總線IP應(yīng)用 ——PWM實(shí)現(xiàn)呼吸燈效果

    ZYNQ自定義AXI總線IP應(yīng)用——PWM實(shí)現(xiàn)呼吸燈效果一、前言  在實(shí)時(shí)性要求較高的場(chǎng)合中,CPU軟件執(zhí)行的方式顯然不能滿足需求,這時(shí)需要硬件邏輯實(shí)現(xiàn)部分功能。要想使自定義
    發(fā)表于 04-23 11:16

    【正點(diǎn)原子FPGA連載】第六章自定義IP-呼吸燈實(shí)驗(yàn)-領(lǐng)航者ZYNQ之linux開(kāi)發(fā)指南

    Vivado軟件中,通過(guò)創(chuàng)建和封裝IP向?qū)У姆绞絹?lái)自定義IP,支持將當(dāng)前工程、工程中的模塊或者指定文件目錄封裝成IP
    發(fā)表于 09-09 17:01

    【正點(diǎn)原子FPGA連載】第八章自定義IP-呼吸燈實(shí)驗(yàn)--摘自【正點(diǎn)原子】達(dá)芬奇之Microblaze 開(kāi)發(fā)指南

    8.1.1 系統(tǒng)框圖框圖中的UART用于打印信息,Breath LED IP自定義IP,McroBlaze處理器通過(guò)
    發(fā)表于 10-17 11:52

    【正點(diǎn)原子FPGA連載】第八章自定義IP-呼吸燈實(shí)驗(yàn)--摘自【正點(diǎn)原子】達(dá)芬奇之Microblaze 開(kāi)發(fā)指南

    的方式來(lái)自定義IP,支持將當(dāng)前工程、工程中的模塊或者指定文件目錄封裝成IP,當(dāng)然也可以創(chuàng)建一個(gè)帶有A
    發(fā)表于 10-19 16:04

    構(gòu)建自定義AXI4-Stream FIR濾波器的步驟

    1、?構(gòu)建自定義AXI4-Stream FIR濾波器  AMD-Xilinx 的 Vivado 開(kāi)發(fā)工具具有很多方便FPGA開(kāi)發(fā)功能,我最喜歡的功能之一是block design的設(shè)計(jì)流程
    發(fā)表于 11-07 16:07

    AXI接口簡(jiǎn)介_(kāi)AXI IP的創(chuàng)建流程及讀寫(xiě)邏輯分析

    本文包含兩部分內(nèi)容:1)AXI接口簡(jiǎn)介;2)AXI IP的創(chuàng)建流程及讀寫(xiě)邏輯分析。 1AXI簡(jiǎn)
    的頭像 發(fā)表于 06-29 09:33 ?1.7w次閱讀
    <b class='flag-5'>AXI</b><b class='flag-5'>接口</b>簡(jiǎn)介_(kāi)<b class='flag-5'>AXI</b> <b class='flag-5'>IP</b><b class='flag-5'>核</b>的創(chuàng)建流程及讀寫(xiě)邏輯分析

    AXI4-Stream Video 協(xié)議AXI_VDMA的IP介紹

    本文主要介紹關(guān)于AXI4-Stream Video 協(xié)議AXI_VDMA的IP相關(guān)內(nèi)容。為后文完成使用帶有HDMI
    的頭像 發(fā)表于 07-03 16:11 ?9198次閱讀

    自定義AXI-Lite接口IP及源碼分析

    在 Vivado 中自定義 AXI4-Lite 接口IP,實(shí)現(xiàn)一個(gè)簡(jiǎn)單的 LED 控制功能,并將其掛載到 AXI Interconnec
    發(fā)表于 06-25 16:31 ?3853次閱讀
    <b class='flag-5'>自定義</b><b class='flag-5'>AXI</b>-Lite<b class='flag-5'>接口</b>的<b class='flag-5'>IP</b>及源碼分析
    ckplayer
    version:X3
    about

    電子發(fā)燒友

    中國(guó)電子工程師最喜歡的網(wǎng)站

    • 2931785位工程師會(huì)員交流學(xué)習(xí)
    • 獲取您個(gè)性化的科技前沿技術(shù)信息
    • 參加活動(dòng)獲取豐厚的禮品