中國射頻芯片設(shè)計(jì)面臨哪些難題?

最近中國射頻芯片產(chǎn)業(yè)存在的諸多不足，再次引起行業(yè)的廣泛關(guān)注。這是知乎網(wǎng)友Chris之前回答一位網(wǎng)友關(guān)于射頻芯片設(shè)計(jì)的難題有哪些的問題，覺得有一定的討論價(jià)值及通用性。

射頻芯片設(shè)計(jì)面臨的難題是非常多的，有設(shè)計(jì)者理論及經(jīng)驗(yàn)方面的主觀因素，最大的難題還是工藝及封裝的客觀限制因素。

首先說一下主觀因素吧，射頻芯片設(shè)計(jì)需要的理論知識(shí)真的是非常多，很多設(shè)計(jì)理論甚至被人認(rèn)為玄乎，而且射頻芯片的設(shè)計(jì)存在各種指標(biāo)的折中均衡，什么樣的折中是最佳的？怎樣折中是取決于產(chǎn)品的實(shí)際應(yīng)用要求，沒有定論，所以經(jīng)驗(yàn)的積累也算是一個(gè)難題吧。再者很多射頻芯片的指標(biāo)要求都是要挑戰(zhàn)工藝極限，這就需要很多創(chuàng)新性的電路結(jié)構(gòu)，例如噪聲抵消啊、交調(diào)分量抵消啊、為了提高功放效率采用的動(dòng)態(tài)偏置啊，有時(shí)為了降低功耗也是想盡了辦法，各種電流復(fù)用。

關(guān)鍵的還是工藝及封裝的物理限制或者模型的不準(zhǔn)確性導(dǎo)致的難題。射頻芯片最重要的指標(biāo)是噪聲系數(shù)和線性度，這兩個(gè)指標(biāo)和工藝完全相關(guān)，例如cmos工藝襯底上就會(huì)耦合過來各種噪聲干擾，cmos器件的線性度也很差，這種難題是硬傷，沒辦法解決，只能通過合適的電路結(jié)構(gòu)或者采取一些無法定量分析的隔離措施來緩解問題，這就存在很多不確定性了。

其次，射頻電路隨著頻率的升高，對寄生參數(shù)越來越敏感，大的寄生電阻、電容會(huì)使電路的性能降低到無法容忍的地步，那么如何準(zhǔn)確的評估這些寄生參數(shù)的量就是一個(gè)極大的難題，這里面涉及到器件的精確射頻模型建模和版圖中寄生參數(shù)的精確提取。器件的射頻精確模型是業(yè)內(nèi)的一大難題，頻率越高偏差會(huì)越大，還有一些器件特性難以建模，例如亞閾值區(qū)域特性，大信號條件下的高階非線性特性，各類噪聲特性的準(zhǔn)確建模，這些模型的問題都會(huì)帶來仿真結(jié)果與實(shí)際產(chǎn)品之間的差異，器件模型近年來還是有了長足發(fā)展了，成熟工藝廠提供的模型在射頻頻段還是相對比較準(zhǔn)確了，微波及毫米波頻段會(huì)差異大些。另外一個(gè)難題就是版圖寄生參數(shù)提取的準(zhǔn)確性和電磁仿真的建模精度問題，版圖寄生參數(shù)通常只是提取寄生的電阻和耦合電容，精度也非常有限，這些寄生參數(shù)對電路的影響往往又是致命的，可能會(huì)使高頻增益嚴(yán)重降低，噪聲急劇惡化，匹配完全偏離設(shè)計(jì)，甚至帶來穩(wěn)定性問題；而且工作頻率升高以后分布寄生參數(shù)對電路影響的評估變得極不準(zhǔn)確，電磁耦合干擾的問題會(huì)很嚴(yán)重，這時(shí)就需要電磁仿真工具來進(jìn)行評估了，電磁仿真嚴(yán)重依賴于晶圓上各層材料的建模，這個(gè)模型非常難建的準(zhǔn)確，特別是襯底的模型，通常都會(huì)簡化很多因素來建立一個(gè)相對簡單實(shí)用的模型，其次電磁仿真本身就存在精度問題，這都導(dǎo)致了版圖對電路性能影響的評估存在偏差。

很多時(shí)候能夠通過一些手段來評估分布寄生參數(shù)或者電磁耦合對射頻芯片電路的影響，可是對電路版圖卻束手無策，沒辦法優(yōu)化，或者怎么優(yōu)化都沒什么本質(zhì)性的改善，這才是讓人頭疼的事情。

以上所說的基本都還是單個(gè)功能模塊電路在設(shè)計(jì)上會(huì)遇到的難題，到整個(gè)復(fù)雜芯片的總版圖及封裝設(shè)計(jì)階段還有很多其它難題。例如完整的transceiver包含射頻前端、鎖相環(huán)、ad采樣、發(fā)射上變頻通道及射頻功率放大器，很多部分都是數(shù)?；旌想娐?，存在各個(gè)部分之間的相互干擾，特別是通過襯底、電源、地的干擾和電磁耦合干擾，這些因素的評估和分析真的可以上升為玄學(xué)了，通常是依賴多次的流片測試來評估了，因?yàn)榛緵]辦法定量分析。還有一個(gè)難題是射頻芯片的esd設(shè)計(jì)，小小的esd二極管帶來的寄生電容也可能是致命的，太小的esd二極管又滿足不了抗靜電要求，總之就是矛盾。

射頻芯片設(shè)計(jì)完成以后的封裝影響也是一大難題，小小的一根封裝引線就是1nH以上的電感，這些電感對射頻芯片的影響實(shí)在是太大了，在成本可控的前提下盡量采用先進(jìn)的封裝形式，減少封裝帶來的引線電感。