巨頭布局7nm制程需要克服怎樣的困難？

晶圓代工巨頭企業(yè)臺積電、三星和GF（格芯），在半導體工藝的發(fā)展上越來越迅猛，10nm制程才剛剛應(yīng)用一年半，7nm制程便已經(jīng)好似近在眼前。

Intel的trick

Tick-Tock，是Intel的芯片技術(shù)發(fā)展的戰(zhàn)略模式，在半導體工藝和核心架構(gòu)這兩條道路上交替提升。

半導體工藝領(lǐng)域也有類似的形式存在，在14nm/16nm節(jié)點之前，半導體工藝在相當長的歷史時期里有著“整代”和“半代”的差別。

在戈登·摩爾提出著名的摩爾定律后，半導體產(chǎn)業(yè)一直堅持以18個月為周期升級半導體工藝。直觀結(jié)果是，制程演進一直在以大約0.7的倍數(shù)逐級縮減，如1000nm->700nm->500nm->350nm->250nm等。

而在制程邁過180nm節(jié)點后，臺積電等代工廠提出了一種相比Intel的制程縮減0.9倍的工藝。

這種工藝可以在不對產(chǎn)線進行大改的同時，提供1.24倍電路密度的芯片。Intel對此等技術(shù)非常不感冒，還為其掛上了半代工藝的名號。

自此，Intel和IBM制造技術(shù)聯(lián)盟（包括三星和GF等）依然嚴格按著180nm->130nm->90nm->65nm->45nm->32nm->22nm的步調(diào)前行（三星和GF在32nm后轉(zhuǎn)向28nm）.

而臺積電等半導體晶圓代工廠則走上了150nm->110nm->80nm->55nm->40nm->28nm->20nm的路線。

不過當半導體工藝繼續(xù)向前演進時，由于隨著晶體管尺寸逐漸縮小至接近物理極限，在各種物理定律的束縛下，半導體工廠如同戴著鐐銬跳舞，因此在幾家廠商紛紛出現(xiàn)“異常狀況”。

本應(yīng)屬于整代工藝的16nm制程被臺積電所用，Intel的14nm制程字面上卻應(yīng)該屬于半代工藝的范疇。再接下來，幾家則不約而同的選擇了10nm->7nm->5nm的路線，整代和半代的區(qū)別自此成為歷史。

也正是因為這個原因，半導體廠商們進軍7nm制程的道路并不順利，還需要掀翻“光刻”、“晶體管架構(gòu)”和“溝道材料”三座大山。

光刻機的魅力

作為半導體工藝中最具代表性的，光刻技術(shù)可稱為現(xiàn)代集成電路上最大的難題，沒有之一。

光刻就是讓光通過掩膜投射到涂抹了光刻膠的硅片上，將電路構(gòu)造印在上面，類似于“投影描圖”，只是描圖的不是人手，而是機器，照射圖樣的也不再是可見光，而是紫外線。

EUV的研發(fā)始于20世紀90年代，最早希望在90nm制程節(jié)點投入應(yīng)用，然而EUV光刻機一直達不到正式生產(chǎn)的要求。

無奈之下，人們只能通過沉浸式光刻、多重曝光等手段，將DUV一路推進到了10nm階段。

目前，ASML的EUV光刻機使用40對蔡司鏡面構(gòu)成光路，每個鏡面的反光率為70%。這也就是說，EUV光束通過該系統(tǒng)中的每一對鏡面時都會減半，在經(jīng)過40對鏡面反射后，只有不到2%的光線能投射到晶元上。

多年以來，光照亮度的提升始終未能達到人們的預期，ASML的EUV產(chǎn)品市場負責人Hans Meiling曾表示，人們嚴重低估了EUV的難度。正在實驗中的EUV光源焦點功率剛剛達到250瓦，可以支撐機器每小時處理125個晶片，效率僅有現(xiàn)今DUV的一半。

如果再加上價格和能耗，EUV取代DUV還會更加艱難。

最新的EUV光刻機價格超過1億歐元，是DUV光刻機價格的二倍有余，且使用EUV光刻機進行批量生產(chǎn)時會消耗1.5兆瓦的電力，遠超現(xiàn)有的DUV光刻機。

ASML的EUV光刻設(shè)備尚未徹底準備完成，最快也要到2019年才能應(yīng)用于正式生產(chǎn)，因此幾大半導體代工廠均在DUV+多重曝光技術(shù)上繼續(xù)深挖，以求撐過EUV光刻機的真空期。

新材料和新架構(gòu)

通過DUV+多重曝光或EUV光刻縮小柵極寬度，進而刻畫出更小的晶體管，只是實現(xiàn)7nm的關(guān)鍵要素之一。

隨著半導體工藝的發(fā)展，半導體溝道上的“門”會在尺寸進入亞原子級后變得極不穩(wěn)定，這需要換用全新晶體管架構(gòu)和溝道材料來解決。

進入7nm工藝時，半導體中連接PN結(jié)的溝道材料也必須要作改變。由于硅的電子遷移率為1500c㎡/Vs，而鍺可達3900c㎡/Vs，同時硅器件的運行電壓是0.75~0.8V，而鍺器件僅為0.5V，因而鍺在某一時期曾被認為是MOSFET晶體管的首選材料，IBM實驗室的第一塊7nm芯片使用的就是Ge-Si材料。

歐洲的IMEC（微電子研究中心）對新的摻鍺材料進行了研究，篩選出兩種可用于7nm的溝道材料：一種是由80%鍺組成的PFET，另一種是25%到50%混合鍺的FET或0到25%混合鍺的NFET。

近來，III-V族材料開始受到廠商的更多關(guān)注。III-V族化合物半導體擁有更大的能隙和更高的電子遷移率，可以讓芯片承受更高的溫度并運行在更高的頻率上。

此外，現(xiàn)有硅半導體工藝中的很多技術(shù)都可以應(yīng)用到III-V族材料半導體上，因此III-V族材料也被視為取代硅的理想材料。

7nm制程盛宴

下面，我們來看看幾大半導體代工廠分別如何部署7nm制程。

Intel

作為全球最大的半導體企業(yè)，Intel在半導體工藝方面一直保持著領(lǐng)先地位，并且引領(lǐng)了大量全新技術(shù)的發(fā)展。不過近幾年，Intel半導體工藝的發(fā)展速度似乎逐漸慢了下來，比如14nm工藝竟然用了三代，10nm工藝也被競爭對手搶先。

由于晶體管制造的復雜性，每代晶體管工藝中有面向不同用途的制造技術(shù)版本，不同廠商的代次之間統(tǒng)計算法也完全不同，單純用代次來對比是不準確的。目前業(yè)內(nèi)常用晶體管密度來衡量制程水平，實際上，Intel最新10nm制程的晶體管密度甚至反而要比三星、臺積電的7nm制程更高。

根據(jù)Intel公布的晶體管密度表格，其45nm制程的晶體管密度約為3.3MTr/mm2（百萬晶體管每平方毫米），32nm為7.5MTr/mm2，22nm為15.3MTr/mm2，上升倍數(shù)大約為2.1倍。但是14nm時晶體管密度大幅提升了2.5倍，為37.5MTr/mm2，10nm更是比14nm提升了2.7倍之多，達到100.8MTr/mm2。

根據(jù)後藤弘茂的分析，如果將Intel、臺積電、三星和GF近些年制程的特征尺寸放在一起對比，也可以看出Intel的14nm制程確實要優(yōu)于三星和GF的14nm LPP以及臺積電的16nm FinFET，僅略輸于三星早期的10nm制程。

Intel的10nm制程則更是全面勝過臺積電和三星的10nm制程，甚至比臺積電和GF的第一批7nm DUV都要更好。雖然不如三星和GF的第二批7nm EUV制程，但Intel肯定也會深挖10nm制程，第二代10nm趕超三星和GF的7nm EUV也不是不可能。

臺積電

臺積電在7nm上選擇了求穩(wěn)路線，并沒有急于進入極紫外光刻時代。臺積電表示將繼續(xù)使用DUV光刻，利用沉浸式光刻和多重曝光等技術(shù)平滑進入7nm時代，然后再轉(zhuǎn)換到EUV光刻。

臺積電使用DUV光刻的第一代7nm FinFET已經(jīng)在2017年第二季度進入試產(chǎn)階段。

與目前的10nm FinFET制程相比，7nm FinFET將可在晶體管數(shù)量的情況下使芯片尺寸37％，或在電路復雜度相同的情況下降低40％的功耗。

在接下來的第二代7nm FinFET+制程上，臺積電將開始使用EUV光刻。針對EUV優(yōu)化的布線密度可帶來約10~20％的面積減少，或在電路復雜度相同的情況下，相比7nm FinFET再降低10％的功耗。

而根據(jù)後藤弘茂的分析，臺積電7nm DUV的特征尺寸介于臺積電10nm FinFET和三星7nm EUV之間，Metal Pitch特征尺寸40nm，Gate Pitch特征尺寸尚不明確，但必定小于10nm時的66nm。

三星

作為芯片代工行業(yè)的后來者，三星是“全球IBM制造技術(shù)聯(lián)盟”中激進派的代表，早早就宣布了7nm時代將采用EUV。今年4月，三星剛剛宣布已經(jīng)完成了7nm新工藝的研發(fā)，并成功試產(chǎn)了7nm EUV晶元，比原進度提早了半年。

據(jù)日本PC WATCH網(wǎng)站上後藤弘茂的分析，三星7nm EUV的特征尺寸為44nm*36nm（Gate Pitch*Metal Pitch），僅為10nm DUV工藝的一半左右。除了一步到位的7nm EUV外，三星還規(guī)劃了一種8nm制程。這個制程實際上是使用DUV光刻+多重曝光生產(chǎn)的7nm制程，繼承所有10nm工藝上的技術(shù)和特性。

由于DUV光刻的分辨率較差，因而芯片的電氣性能不如使用7nm EUV，所以三星為其商業(yè)命名為8nm。從這一點來看，8nm相比現(xiàn)有的10nm，很可能在晶體管密度、性能、功耗等方面做出了終極的優(yōu)化，基本上可看做深紫外光刻下的技術(shù)極限了。

根據(jù)三星的路線，三星將于今年下半年試產(chǎn)7nm EUV晶元，大規(guī)模投產(chǎn)時間為2019年秋季。8nm制程大約在2019年第一季度登場，而6nm制程應(yīng)該會在2020年后出現(xiàn)。

GF

GF此前曾是AMD自家的半導體工廠，后由于AMD資金問題而拆分獨立。

GF同樣屬于IBM“全球IBM制造技術(shù)聯(lián)盟”的一員，其半導體工藝和三星同宗同源。然而GF在28nm、14nm兩個節(jié)點上都遇到了重大技術(shù)難題，不得不向“后來者”三星購買生產(chǎn)技術(shù)。

GF在14nm之后決定放棄10nm節(jié)點，直接向7nm制程進軍。雖然這個決策稍顯激進，但GF也明白步子大了容易扯到啥的道理，決定在光刻技術(shù)上穩(wěn)中求進，使用現(xiàn)有的DUV光刻技術(shù)實現(xiàn)第一代7nm工藝的制造，隨后再使用EUV光刻進行兩次升級迭代。

去年7月曾報道過GF名為7LP的7nm DUV制程細節(jié)，據(jù)其在阿爾伯尼紐約州立大學理工學院負責評估多重光刻技術(shù)的George Gomba以及其他IBM的同事透露，GF將在第一代7nm DUV產(chǎn)品上，使用四重光刻法。

相比之前的14nm LPP制程，7LP制程在功率和晶體管數(shù)量相同的前提下，可以帶來40%的效率提升，或者在頻率和復雜性相同的情況下，將功耗降低60%。

但受限于四重光刻這一復雜流程，GF表示根據(jù)不同應(yīng)用場景，7LP只能將芯片功耗降低30~45%。

可以看到，GF的7nm DUV特征尺寸為56nm*40nm（Gate Pitch*Metal Pitch），應(yīng)當與臺積電7nm DUV的基本相當。而7nm EUV的特征尺寸為44nm*36nm，與三星7nm EUV完全一致。

期待5nm

從7nm制程的種種困難可以看出，在5nm及以后的節(jié)點上，晶體管的結(jié)構(gòu)很有可能仍然需要進行改進，目前比較受關(guān)注的是一種類似羅漢塔式的Nanosheet晶體管。

Nanosheet是“IBM聯(lián)盟”在2017年6月的Symposia on VLSI Technology and Circuits半導體會議上提出的，其晶體管為“將FinFET 90度放倒”的扁平堆?；Y(jié)構(gòu)。

在查看了後藤弘茂的分析后粗略得知，IBM聯(lián)盟展示了沿著從源級（source）到漏級（drain）方向90度切開的晶體管橫截面，可以看到FinFET工藝上Channel是直立的，就如同鰭片的造型，將這些鰭片90度放到后，就變成了Nanowire的形狀。

本來FinFET就是將原來的Planer型晶體管90度“放倒”而成。Planer型晶體管是在平面內(nèi)生成，在其上面緊接著生成柵極（gate）。

而FinFET將平面的Channel給90度立了起來，這樣變成三個方向都有柵極的三重門（Tri-gate）電路。Channel基本上脫離了硅基板，不僅抑制了電子遷移，而且增加了柵極的長度。

而與FinFET的三面柵極不同，Nanosheet是4面360度全包，可以進一步抑制電子遷移，提高柵極長度，加強電子驅(qū)動能力。如果都是三鰭片結(jié)構(gòu)，Nanosheet柵極長度是FinFET的1.3倍。

但是，正如7nm有三座大山一樣，5nm制程要解決的也不只有晶體管架構(gòu)，還有全新布線層材料等難點的存在。

根據(jù)幾家半導體廠商的roadmap，5nm制程被暫定在2020年上馬，至少Nanosheet是以此為目標的。