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采用FPGA實(shí)現(xiàn)誤碼測(cè)試儀設(shè)計(jì)

電子設(shè)計(jì) ? 作者:電子設(shè)計(jì) ? 2018-10-07 11:46 ? 次閱讀

引言

無(wú)源光網(wǎng)絡(luò)PON以其獨(dú)特的優(yōu)勢(shì)在網(wǎng)絡(luò)中已經(jīng)規(guī)?;貞?yīng)用。由于GPON系統(tǒng)在現(xiàn)有PON系統(tǒng)中帶寬利用率最高,系統(tǒng)成本最低,且具有全業(yè)務(wù)支持能力,因此其前景被普遍看好,成為眾多電信運(yùn)營(yíng)商和設(shè)備制造商推崇的寬帶接入技術(shù)。

在GPON中,下行數(shù)據(jù)是以廣播形式發(fā)送的,上行數(shù)據(jù)由多個(gè)用戶終端按時(shí)分多址的方式發(fā)送的數(shù)據(jù)包組成。因傳輸路徑不同,各數(shù)據(jù)包有不同衰減,不同數(shù)據(jù)包相位間存在跳變,數(shù)據(jù)包中存在長(zhǎng)連“1”、“0”,這些因素的影響使得OLT突發(fā)接收模塊接收的信號(hào)是特殊的突發(fā)光信號(hào)。對(duì)于上行的突發(fā)信號(hào),OLT突發(fā)接收模塊不僅要從中恢復(fù)出幅值相等的信號(hào),而且要消除相位突變,即完成時(shí)鐘和相位的對(duì)齊,因此OLT輸出的信號(hào)應(yīng)該為幅值相等且時(shí)鐘和相位對(duì)齊的電信號(hào)。本突發(fā)模式誤碼測(cè)試儀的作用是,準(zhǔn)確地判斷被測(cè)的OLT突發(fā)接收模塊的完成幅值恢復(fù)響應(yīng)時(shí)間和其可靠性。

1 突發(fā)模式誤碼測(cè)試原理

與一般連續(xù)誤碼測(cè)試儀相同的是,突發(fā)誤碼測(cè)試儀也由發(fā)送和接收兩部分組成。發(fā)送部分發(fā)送可預(yù)知的信號(hào)作為測(cè)試信號(hào)來(lái)模擬實(shí)際信道中傳輸信號(hào),并將該信號(hào)送到待測(cè)設(shè)備中;接收部分產(chǎn)生與發(fā)送部分相同的信號(hào),用以和接收的信號(hào)逐位比對(duì),并統(tǒng)計(jì)誤碼數(shù)和誤碼率。

與一般連續(xù)誤碼測(cè)試儀不同的是,突發(fā)誤碼測(cè)試儀發(fā)送部分發(fā)送的測(cè)試信號(hào)要模擬突發(fā)信號(hào),即具有相位突變和幅度不均衡的特點(diǎn)。此外,接收部分要從接收到的可能存在相位跳變信號(hào)中準(zhǔn)確地提取時(shí)鐘和恢復(fù)數(shù)據(jù)。

根據(jù)突發(fā)誤碼測(cè)試儀的特點(diǎn),其總體設(shè)計(jì)框圖如圖1所示。

采用FPGA實(shí)現(xiàn)誤碼測(cè)試儀設(shè)計(jì)

突發(fā)接收模塊(BMRx)是要測(cè)試的模塊。突發(fā)誤碼測(cè)試儀用FPGA邏輯來(lái)實(shí)現(xiàn)兩路時(shí)分復(fù)用(TDMA)數(shù)據(jù)的輸出,兩路數(shù)據(jù)先分別通過(guò)光可變衰減器不同幅度的衰減后,再經(jīng)過(guò)不同長(zhǎng)度的光纖的時(shí)延,最后經(jīng)過(guò)光合路器合為1路信號(hào)輸出。光合路器的輸出數(shù)據(jù)近乎于實(shí)際GPON中的上行突發(fā)信號(hào),且假定信號(hào)在經(jīng)過(guò)這些路徑后沒(méi)有出現(xiàn)誤碼。模擬的突發(fā)信號(hào)在經(jīng)過(guò)待測(cè)突發(fā)接收模塊后,經(jīng)過(guò)包分離電路提取1路包數(shù)據(jù)(ON-U#1或ONU#2),該路包數(shù)據(jù)最后經(jīng)過(guò)突發(fā)模式時(shí)鐘數(shù)據(jù)恢復(fù)芯片提取出時(shí)鐘和4路并行數(shù)據(jù)。FPGA將提取的時(shí)鐘作為誤碼比對(duì)的源時(shí)鐘,并將4路并行數(shù)據(jù)重構(gòu)造后與本地產(chǎn)生的數(shù)據(jù)進(jìn)行比對(duì),統(tǒng)計(jì)誤碼。

2 FPGA中邏輯功能模塊設(shè)計(jì)

作為實(shí)現(xiàn)突發(fā)模式誤碼測(cè)試儀的重要芯片,F(xiàn)PGA主要實(shí)現(xiàn)如下功能:

①發(fā)送端產(chǎn)生兩路高速的時(shí)分復(fù)用信號(hào),這兩路信號(hào)要具有GPON上行數(shù)據(jù)包的特點(diǎn),即32位保護(hù)時(shí)間,44位前導(dǎo)碼,20位定界符。

②接收部分將接收到的4位寬的數(shù)據(jù)并化為8位寬的數(shù)據(jù),并搜尋定界符將接收的數(shù)據(jù)進(jìn)行邊界對(duì)齊。

③誤碼檢測(cè)器將接收到的邊界對(duì)齊后的數(shù)據(jù)與本地產(chǎn)生的偽隨機(jī)碼進(jìn)行比對(duì),僅對(duì)有效數(shù)據(jù)中出現(xiàn)的誤碼進(jìn)行統(tǒng)計(jì)。

④同步檢測(cè),失步后的重新同步。

圖2為FPGA中實(shí)現(xiàn)的主要邏輯功能模塊。

采用FPGA實(shí)現(xiàn)誤碼測(cè)試儀設(shè)計(jì)

①控制信號(hào)譯碼器根據(jù)Microblaze微處理器通過(guò)GPIO_IN輸入的地址信息,將控制信息賦值給誤碼測(cè)試邏輯模塊相應(yīng)的控制信號(hào)??刂菩畔⒅饕ǎ喊L(zhǎng)度、保護(hù)時(shí)間長(zhǎng)度、前導(dǎo)碼長(zhǎng)度、碼型選擇、GTP屬性的DRP地址和值、時(shí)鐘合成芯片的控制信息等。

②狀態(tài)編碼器將誤碼測(cè)試模塊的狀態(tài)信息存儲(chǔ)映射到不同地址的GPIO_OUT上,然后傳送給Microblaze微處理器。輸出的狀態(tài)信息主要包括:誤碼比特?cái)?shù)、接收到的總碼數(shù)、同步狀態(tài)、接收無(wú)信號(hào)等。

③碼型產(chǎn)生器模塊包含PRBS產(chǎn)生器和數(shù)據(jù)包頭產(chǎn)生器2個(gè)子模塊。PRBS產(chǎn)生器根據(jù)碼型選擇控制信號(hào)產(chǎn)生相應(yīng)碼型的8位寬度偽隨機(jī)序列,數(shù)據(jù)包頭產(chǎn)生器模擬GPON上行數(shù)據(jù)包包頭結(jié)構(gòu)的特點(diǎn)中產(chǎn)生類似前導(dǎo)碼和定界符的碼型。碼型產(chǎn)生器模塊還包含1個(gè)數(shù)據(jù)包封裝有限狀態(tài)機(jī),它的主要作用是產(chǎn)生發(fā)送碼狀態(tài)的控制信號(hào),將包頭數(shù)據(jù)、包間隔(保護(hù)時(shí)間)、CID(長(zhǎng)連O/1)穿插在PRBS中以模擬GPON上行數(shù)據(jù)。包含兩路包信號(hào)的數(shù)據(jù)txdata在與包分離信號(hào)相與后,分離成兩路時(shí)分復(fù)用的信號(hào)txdata0和txdatal,時(shí)序如圖3所示。

采用FPGA實(shí)現(xiàn)誤碼測(cè)試儀設(shè)計(jì)

④GTP0和GTPl為FPGA芯片的固核。它將低速的8位寬度的并行數(shù)據(jù)txdatal和txdata2串化為1路高速的串行數(shù)據(jù),可以通過(guò)修改GTP的DRP屬性來(lái)改變發(fā)送數(shù)據(jù)的速率。GTP還負(fù)責(zé)向發(fā)送端提供同步時(shí)鐘。

⑤數(shù)據(jù)重構(gòu)模塊將接收到的4位寬的數(shù)據(jù)并化為8位寬的數(shù)據(jù),并搜尋16位定界符將接收的數(shù)據(jù)進(jìn)行邊界對(duì)齊。

⑥誤碼檢測(cè)器主要由1個(gè)本地偽隨機(jī)序列產(chǎn)生器、1個(gè)接收狀態(tài)機(jī)和1個(gè)同步檢測(cè)狀態(tài)機(jī)構(gòu)成。本地偽隨機(jī)序列產(chǎn)生器與發(fā)送端的隨機(jī)序列產(chǎn)生器階數(shù)和本原多項(xiàng)式相同,它生成的偽隨機(jī)數(shù)據(jù)與接收到的數(shù)據(jù)進(jìn)行比對(duì),對(duì)比的結(jié)果由誤碼計(jì)數(shù)器進(jìn)行統(tǒng)計(jì)。接收狀態(tài)機(jī)根據(jù)定界符檢測(cè)信號(hào)和包長(zhǎng)(包1或包2)計(jì)數(shù)器來(lái)判斷接收的數(shù)據(jù)是否為有效數(shù)據(jù),并生成一個(gè)有效數(shù)據(jù)指示信號(hào)。同步檢測(cè)狀態(tài)機(jī)根據(jù)比對(duì)結(jié)果判斷本地隨機(jī)序列產(chǎn)生器生成的數(shù)據(jù)與接收到的數(shù)據(jù)是否已經(jīng)同步,如果沒(méi)有同步,本地偽隨機(jī)序列產(chǎn)生器將從接收的數(shù)據(jù)中截取32位的連續(xù)信號(hào)作為其移位寄存器的初始值來(lái)產(chǎn)生后面的數(shù)據(jù)以重新同步(灌碼同步)。

⑦誤比特計(jì)數(shù)器用來(lái)統(tǒng)計(jì)誤比特?cái)?shù),它僅對(duì)有效數(shù)據(jù)中出現(xiàn)的誤碼進(jìn)行統(tǒng)計(jì)。接收字計(jì)數(shù)器用來(lái)統(tǒng)計(jì)接收到的有效數(shù)據(jù)字節(jié)數(shù)。

3 控制系統(tǒng)設(shè)計(jì)

本設(shè)計(jì)中使用Microblaze嵌入式軟核處理器來(lái)實(shí)現(xiàn)對(duì)誤碼測(cè)試儀邏輯部分的控制,控制部分的硬件框圖如圖4所示。GPIO1用于處理器與BERT核的通信;GPIO2與LED和撥碼開(kāi)關(guān)相連,用于顯示狀態(tài)和板級(jí)控制誤碼測(cè)試儀;GPl03與LCD相連,將誤碼測(cè)試結(jié)果顯示于LCD上;count-er 64為64位寬的計(jì)數(shù)器,用于記時(shí)。UART通過(guò)RS232電腦相連,讀取在PC上設(shè)定的控制信息并將誤碼測(cè)試結(jié)果和誤碼儀的狀態(tài)詳細(xì)地顯示在PC上。

采用FPGA實(shí)現(xiàn)誤碼測(cè)試儀設(shè)計(jì)

控制程序包含的函數(shù)主要有GPIO驅(qū)動(dòng)、UART驅(qū)動(dòng)、LCD驅(qū)動(dòng)、GTP DRP屬性的讀改寫(xiě)函數(shù)、BERT的控制和狀態(tài)讀取函數(shù)、誤碼率計(jì)算函數(shù)、主函數(shù)等。主函數(shù)提供一個(gè)用戶與誤碼測(cè)試儀交互的平臺(tái),其流程如圖5所示。

采用FPGA實(shí)現(xiàn)誤碼測(cè)試儀設(shè)計(jì)

在上電或復(fù)位后,系統(tǒng)初始化LCD和UART,并加載上次保存的用戶設(shè)置以初始化BERT。然后進(jìn)入主菜單,主菜單上可以通過(guò)選擇相應(yīng)選項(xiàng)進(jìn)入相應(yīng)的操作。通過(guò)讀取誤碼測(cè)試加載的上次保存的用戶設(shè)置,核對(duì)本次用戶需要的設(shè)置是否與上次保存的設(shè)置相同,如果不同可以返回主菜單,從主菜單進(jìn)入相應(yīng)的設(shè)置操作,進(jìn)行參數(shù)的修改。修改完畢后,如果用戶要保存本次設(shè)置,可以進(jìn)行保存再返回主界面;如果不需要保存,則直接返回主界面。從主界面上可以選擇誤碼測(cè)試顯示進(jìn)入誤碼測(cè)試結(jié)果顯示界面,在顯示誤碼測(cè)試結(jié)果前,控制程序會(huì)先進(jìn)行計(jì)算誤碼率,以保證實(shí)時(shí)顯示誤碼測(cè)試結(jié)果。

4 系統(tǒng)驗(yàn)證與設(shè)計(jì)總結(jié)

為了驗(yàn)證系統(tǒng)的性能,分別用該儀器做了自環(huán)測(cè)試和對(duì)1.25 GHz GPON系統(tǒng)突發(fā)式光接收模塊的誤碼測(cè)試。在自環(huán)測(cè)試中,發(fā)送的數(shù)據(jù)不通過(guò)光路直接送到BMCDR的接收端。測(cè)試結(jié)果表明,在電信號(hào)信道中誤碼測(cè)試系統(tǒng)自身不會(huì)誤碼。在對(duì)1.25 GHz GPON系統(tǒng)突發(fā)式光接收模塊測(cè)試過(guò)程中,采用兩個(gè)步驟的測(cè)試。步驟1中,按圖1連接誤碼測(cè)試系統(tǒng),兩路數(shù)據(jù)包信號(hào)0UN#1和0UN#2都不經(jīng)過(guò)可變光衰減器的衰減,經(jīng)光合路器合路后的光信號(hào)中所有包信號(hào)幅值一致,用以驗(yàn)證誤碼測(cè)試系統(tǒng)光路中是否產(chǎn)生誤碼,實(shí)驗(yàn)結(jié)果同樣驗(yàn)證了誤碼測(cè)試系統(tǒng)自身不會(huì)產(chǎn)生誤碼。步驟2中,對(duì)一路數(shù)據(jù)包信號(hào)進(jìn)行不同幅度的衰減,使光合路器輸出的光信號(hào)存在幅值的跳變,并在兩路數(shù)據(jù)包信號(hào)存在不同幅值跳變的情況下,分別測(cè)試突發(fā)式光接收模塊的誤碼性能。試驗(yàn)中使用的被測(cè)突發(fā)式光接收模塊強(qiáng)包弱包幅度相差20 dB,保護(hù)時(shí)間為32位,速率為1.248 8 Gbps的情況下誤碼率低于10-12。,說(shuō)明此誤碼測(cè)試系統(tǒng)具有較好的性能。

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    在通信系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)過(guò)程中,都需要測(cè)試系統(tǒng)的誤碼性能。而常見(jiàn)的誤碼測(cè)試儀多數(shù)專用于測(cè)試各種標(biāo)準(zhǔn)
    發(fā)表于 07-24 13:58 ?1035次閱讀
    基于Cyclone系列<b class='flag-5'>FPGA</b>器件和UART功能<b class='flag-5'>實(shí)現(xiàn)</b><b class='flag-5'>誤碼</b>率<b class='flag-5'>測(cè)試儀</b>器的設(shè)計(jì)

    關(guān)于FPGA誤碼測(cè)試儀研究與設(shè)計(jì)

    誤碼率是反映數(shù)據(jù)傳輸設(shè)備及其信道工作質(zhì)量的一個(gè)重要指標(biāo)。作為通信系統(tǒng)的可靠性測(cè)量工具,誤碼測(cè)試儀廣泛地
    的頭像 發(fā)表于 04-22 15:01 ?3508次閱讀
    關(guān)于<b class='flag-5'>FPGA</b>的<b class='flag-5'>誤碼</b><b class='flag-5'>測(cè)試儀</b>研究與設(shè)計(jì)

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