基于TFF的CMOS技術(shù)實(shí)現(xiàn)超高速分頻的設(shè)計(jì)

引言

分頻電路在頻率合成、光纖通信、無線通信等系統(tǒng)中有著廣泛應(yīng)用。在高速通訊系統(tǒng)中， 當(dāng)數(shù)據(jù)傳輸速率達(dá)到或超過10GB/s時，傳統(tǒng)的實(shí)現(xiàn)方法是采用雙極性硅、GaAs、InP等工藝 實(shí)現(xiàn)，但由于其較高的電壓和電流，其功耗也相對較大。隨著CMOS工藝向深亞微米發(fā)展， 其低功耗、高集成度、低價位、高性能的優(yōu)勢使CMOS工藝日益成為業(yè)界主流工藝，提高CMOS 工藝分頻器的工作速度，成為設(shè)計(jì)的一個熱點(diǎn)[3]。高速分頻電路一般有三種電路結(jié)構(gòu)：基于 TFF(Toggle Flip-Flip) 的分頻器，注入鎖定分頻器和再生分頻器。注入鎖定分頻器輸出時 鐘穩(wěn)定，用于對輸出時鐘要求較高的場合，利用注入鎖定分頻系統(tǒng)可以實(shí)線非常高速的分頻 設(shè)計(jì)[4]，但這種分頻器一般鎖定范圍很窄，且結(jié)構(gòu)復(fù)雜，功耗偏大；再生分頻器在高頻時具 有更高的鎖定范圍，但需要使用很多無源器件，占用芯片面積很大，且不利于電路匹配。

基于TFF的CMOS分頻電路主要有以下幾種：源極耦合邏輯（SCFL）電路，通常，超高速 分頻器采用SCFL邏輯實(shí)現(xiàn)的居多[5]，這種結(jié)構(gòu)邏輯可以工作在輸入信號擺幅比較低的情況 下，因此電路速度較快，但這種結(jié)構(gòu)層次較多，不適合低電源電壓下的超高速分頻器設(shè)計(jì)； 針對SCFL在低電源電壓下存在的問題，文獻(xiàn)[5]提出了偽差分邏輯電路，這樣低電源電壓下 電壓分配的問題得到了緩解，但是需要完全互補(bǔ)的時鐘信號來確保鎖存器的正常工作，在高 速通信中，電路的測試條件很難滿足；文獻(xiàn)[6]根據(jù)負(fù)載電阻是鎖存器速度的一個關(guān)鍵因素 提出了差動動態(tài)負(fù)載邏輯電路結(jié)構(gòu)，電源電壓1.8V時，采用標(biāo)準(zhǔn)0.25μm CMOS工藝，最高工 作頻率超過16GHz，功耗約為3mW，由此看出，動態(tài)負(fù)載確實(shí)可以提高電路速度，輸出信號幅 度也足夠大，但是差分時鐘信號的相同直流偏置不易選擇，有文獻(xiàn)提出采用不同的直流偏置，但都會引入其它的問題；提出了單時鐘信號控制的動態(tài)鎖存邏輯結(jié)構(gòu)，有效解決了 直流偏置問題，本文采取此結(jié)構(gòu)實(shí)現(xiàn)了超高速分頻，并且給出了具體分析設(shè)計(jì)過程。

1. 分頻電路原理與設(shè)計(jì)

基于TFF的分頻器一般使用電流模式邏輯(CML)，可獲得很大的工作頻率范圍，且通常由 兩個相同的互相耦合的鎖存器構(gòu)成，圖1給出了分頻器的結(jié)構(gòu)，由兩個CML D鎖存器組成。鎖 存器2的輸出反饋至鎖存器1的輸入，當(dāng)時鐘為低電平時，鎖存器1工作在采樣模式，鎖存器2 工作在鎖存模式；時鐘為高時，鎖存器1工作在鎖存模式，鎖存器2工作在采樣模式。因此， D觸發(fā)器輸出數(shù)據(jù)變化發(fā)生在時鐘變化邊沿，且每兩個時鐘周期，數(shù)據(jù)只發(fā)生一次跳變，從 而實(shí)現(xiàn)了二分頻。

圖2為動態(tài)CML D鎖存器電路結(jié)構(gòu)，采樣部分由Mn0、Mn1、Mn2組成，Mn3、Mn4組成 的正反饋鎖存邏輯電平。電路具有以下特點(diǎn)：

采用PMOS 作為動態(tài)負(fù)載，可實(shí)現(xiàn)不同負(fù)載的有效控制，在DFF 的采樣狀態(tài)，PMOS 負(fù)載 晶體管工作在線性區(qū)，其打開電阻非常小，較小的RC 時間常數(shù)使得NMOS 對(Mn1,Mn2)能夠 以較快的速度感應(yīng)D / D 輸入數(shù)據(jù)的變化，正反饋連接的NMOS 對(Mn3,Mn4)進(jìn)一步加速狀態(tài) 的轉(zhuǎn)換；維持狀態(tài)，PMOS 負(fù)載晶體管關(guān)斷，產(chǎn)生較大的RC 延時，正反饋連接的NMOS 對 (Mn3,Mn4)保持DFF 的輸出數(shù)據(jù)。

電路由單時鐘控制，時鐘分別加在PMOS 管的柵極和NMOS 管的源極，通過使用共柵極組 態(tài)，輸入時鐘信號CK 的直流偏置可以同時對PMOS 負(fù)載和NMOS 開關(guān)進(jìn)行優(yōu)化。這個技術(shù)能 使鎖存器工作在更高的頻率上。同時共柵連接的NMOS(Mn0)允許其穩(wěn)定的工作在較低的電源 電壓下[6]，適當(dāng)調(diào)節(jié)，可達(dá)到零閾值電壓。

開關(guān)管MN0 的導(dǎo)通和關(guān)斷是鎖存器工作在采樣和保持模式的條件，因此要使鎖存器正常 工作，MN0 不能始終導(dǎo)通。這樣，比之于一直導(dǎo)通的電流源，該鎖存器的功耗明顯降低。

2．設(shè)計(jì)過程

2．1 D 鎖存器延時分析

2．2 D 鎖存器具體設(shè)計(jì)步驟

首先，根據(jù)所要求的參數(shù)，如速度、擺幅、電壓、電流、負(fù)載等等確定電路具體結(jié)構(gòu)， 本文中根據(jù)速度和功耗的要求，以及前面對各結(jié)構(gòu)的分析，采用動態(tài)負(fù)載結(jié)構(gòu)。

其次，根據(jù)所采用的工藝，提取所需要的晶體管基本參數(shù)，根據(jù)（2）、（3）式，當(dāng)輸 入信號速度達(dá)到10GB/s，結(jié)合需要達(dá)到的參數(shù)要求，選擇合適的便置電流Is。

第三，進(jìn)行靜態(tài)工作點(diǎn)分析，CK 輸入為低電平時，MN0 導(dǎo)通，同時MP1、MP2 工作 在線性區(qū)；而CK 為高時，Mn0 關(guān)斷，Mp1 和Mp2 工作在截止區(qū)；可得到：

由式（6）、（7）可確定CK 的直流工作范圍，而式（4）、（5）可確定偏置電壓的大小范圍。 第四，根據(jù)以上計(jì)算的靜態(tài)電流和電壓偏置等數(shù)值，結(jié)合提取的工藝參數(shù)，估算各晶 體管的寬長比。

第五，在靜態(tài)工作點(diǎn)正確的情況下，將鎖存器接成分頻器結(jié)構(gòu)，并進(jìn)行瞬態(tài)分析，使 分頻器自由振蕩，測算分頻器自由振蕩時的輸出頻率，如果要求分頻器正常工作時輸入的時 鐘頻率為f，則認(rèn)為分頻器自由振蕩的輸出頻率為f/2 最佳。

靜態(tài)工作點(diǎn)需要根據(jù)系統(tǒng)的實(shí)際情況，通過仿真進(jìn)行調(diào)整，而重復(fù)以上第二到第五步 驟的過程。此外，鎖存器中決定其工作速度的因素有：Q 、Q 兩節(jié)點(diǎn)的電容，輸出電壓擺幅 和充、放電電流。為提高電路速度，電路設(shè)過程中要盡量減小Q 、Q 兩節(jié)點(diǎn)的電容，增大充、 放電電流，而對輸出電壓擺幅的要求要從兩方面考慮，輸出電壓擺幅過大，充、放電過程持續(xù)時間會增加，輸出電壓擺幅過小，則無法驅(qū)動后續(xù)電路。因此，要合理設(shè)計(jì)輸出電壓擺幅。

3 仿真結(jié)果

本文采用SMIC 0.18ｕm 1P6M CMOS 工藝，使用Cadence 公司的Spectre 仿真器，對電 路進(jìn)行了各種情況仿真。本文對分頻電路在室溫下對不同的工藝角進(jìn)行了仿真，仿真結(jié)果顯 示，在Typical NMOS 和Typical PMOS 下，分頻器最高可以工作在13.5GHz，在快NMOS 和快PMOS 下，分頻器可以達(dá)到14GHz 以上頻率。10GHz 時鐘下的輸入輸出信號波形如圖 4 所示，其中，Vin1為輸入時鐘信號，OUT 為輸出信號。調(diào)試參數(shù)為：VCLK-=0V,VCLK+=1.5V, T=100ps， Vbias=1.2V. Wmp1、Wmp2=5.5u，Wmn1、Wmn2=4.4u，Wmn3、Wmn4=2.2u,Wmn0=16u， L=0.18u。

圖4 波形中可以看出，信號在兩級鎖存器間傳遞時，由于信號的突變，而引起毛刺，在 信號輸出端加上緩沖電路，可以淹沒這種影響，其波形輸出如圖5 所示，由圖可知分頻器很 好實(shí)現(xiàn)了兩路正交輸出信號，正確實(shí)現(xiàn)了二分頻，輸出擺幅也滿足設(shè)計(jì)要求。

表1 給出本文中電路功耗所用電路功耗?？梢钥闯?，本文電路設(shè)計(jì)功耗相對 較低。

4 結(jié)論

本文采用SMIC 0.18ｕm 1P6M CMOS 工藝，單時鐘信號控制的動態(tài)鎖存邏輯結(jié)構(gòu)，在 電源電壓為1.8 V 的情況下，仿真實(shí)現(xiàn)了一個10 GHz(可工作頻率范圍為1～13.5 GHz)、功 耗僅為3.1 mW 的分頻器。該電路結(jié)構(gòu)簡單、功耗低，可用于光纖通訊、雷達(dá)、測量等系統(tǒng) 中，具有較廣泛的應(yīng)用前景。