應(yīng)用于導(dǎo)航接收機(jī)中的抗混疊濾波器設(shè)計(jì)

引言

軟件無線電是指以現(xiàn)代通信理論為基礎(chǔ),以數(shù)字信號處理為核心,以微電子技術(shù)為支撐的無線電技術(shù)。導(dǎo)航接收機(jī)主要是基于中頻帶通采樣的軟件無線電裝置,它將射頻信號先變?yōu)闃?biāo)準(zhǔn)的中頻信號,以適應(yīng)A/D轉(zhuǎn)換的需要,然后通過可編程數(shù)字信號處理模塊進(jìn)行中頻數(shù)字化處理。采用軟件無線電的思想來實(shí)現(xiàn)導(dǎo)航接收機(jī)終端具有靈活性、集中和模塊化三個優(yōu)點(diǎn)。

導(dǎo)航接收機(jī)作為一個軟件無線電系統(tǒng),需要處理多種速率的信號。如果為每種速率配備一個專用主時鐘,系統(tǒng)就會變得既昂貴又缺乏靈活性。事實(shí)上,也可以只用一個主時鐘,即對所有的信號都用一個固定頻率進(jìn)行帶通抽樣,然后通過抽樣速率變換技術(shù)來得到不同標(biāo)準(zhǔn)的比特或碼片速率。

SRC可以通過內(nèi)插和抽取等組合方式來計(jì)算離散時間信號中的某些值,從而獲得特定頻段內(nèi)的信號。在軟件無線電中,用Farrow結(jié)構(gòu)實(shí)現(xiàn)的基于分段多項(xiàng)式脈沖響應(yīng)的濾波器結(jié)構(gòu)類似于FIR結(jié)構(gòu),它具有固定的乘法器系數(shù),同時具有可變數(shù)字延時單元,而且可以通過調(diào)整數(shù)字延時來改變頻率轉(zhuǎn)換的比例,因而是實(shí)現(xiàn)抽樣速率變換的一個比較好的選擇。

1 Farrow濾波器的設(shè)計(jì)

1.1 抗混疊濾波器設(shè)計(jì)

SRC可以看作是對一個重建信號的再抽樣。即通過對數(shù)字信號進(jìn)行數(shù)模轉(zhuǎn)換和濾波來得到一個模擬信號,然后再對這個信號進(jìn)行抽樣處理。圖1所示是其重建信號再抽樣示意圖。

圖1中,L為內(nèi)插因子,M為抽取因子,兩者都是正整數(shù),且L和M互質(zhì)。SRC因子可用L/M或T2/T1的比值來表示。這里的T1是第一次抽樣后的周期,而T2則是經(jīng)過內(nèi)插和抽取后的周期。T1和T2有如下關(guān)系:

對一個信號的內(nèi)插會引起頻譜的鏡像,而抽取則會引起頻譜的混疊。其中,頻譜混疊將會破壞信號,因此,抗混疊是SRC最需要關(guān)注的。SRC的主要任務(wù)就是設(shè)計(jì)滿足要求的重建濾波器以滿足抗混疊要求。

圖1中的SRC濾波和再抽樣表達(dá)式如下：

(2)式是在濾波器h(t)的連續(xù)時間沖擊響應(yīng)抽樣和輸入信號x(kT1)之間的一個類似卷積的操作,該操作會使輸出信號y(mT2)產(chǎn)生一個新的速率。每計(jì)算一個輸出抽樣都要用到h(t)沖擊響應(yīng)的抽樣值。而由于h(t)沖擊響應(yīng)的抽樣值與T1,T2,k和m有關(guān),不同時間是不一樣的。因此,需要知道濾波器h(t)的連續(xù)時間沖擊響應(yīng),而不是一些特定的抽樣值。式(2)實(shí)際上是一個時變系統(tǒng)。h(t)可以看作是一個在時變離散系統(tǒng)中的連續(xù)時間濾波器。

對有理數(shù)和整數(shù)因子的SRC系統(tǒng),h(t)是周期時變的。因此,處理時只需要計(jì)算h(t)的一些特定抽樣值。這些值可以預(yù)先存儲起來,以用于典型的有理數(shù)SRC系統(tǒng)。

對于SRC因子是無理數(shù)的情況,可以用一個有理數(shù)來近似表示。但是,當(dāng)L和M很大時,往往需要很大的存儲空間,這種方法就不實(shí)用。因此,必須找到一種更好的方法,以根據(jù)需要計(jì)算任意因子SRC的h(t)抽樣值。

為了減少計(jì)算h(t)抽樣值的工作量,可以用分段多項(xiàng)式函數(shù)來表示h(t):

式中,N為級聯(lián)多項(xiàng)式的數(shù)目,Δ為分段多項(xiàng)式的長度。pj(t)表示第j段分段長度為Δ的多項(xiàng)式。j=「t/Δ」,「」表示取整操作。這樣,只需要確定采用何種濾波器以及輸入和輸出抽樣速率,就可計(jì)算出表示該濾波器的多項(xiàng)式的系數(shù)。用該方法計(jì)算每個輸出抽樣值所需要的計(jì)算量很小。這種方式可看作是在已有沖擊響應(yīng)基礎(chǔ)上的內(nèi)插沖擊響應(yīng),即利用多項(xiàng)式及其系數(shù)來計(jì)算新值。分段多項(xiàng)式的階數(shù)越高,h(t)就越能反映實(shí)際情況。但階數(shù)過高會引起系統(tǒng)的不穩(wěn)定。通過降低階數(shù)并減小分段長度可以保持濾波器的精度。這樣,(3)式又可以表示為:

這里的ci(j)表示多項(xiàng)式pj(t)的第i階系數(shù),n-1表示多項(xiàng)式的最高系數(shù)。一旦確定了SRC因子和多項(xiàng)式,就可以求出濾波器系數(shù)。Δ的大小是一個很重要的問題。不同的會使濾波器具有不同的抗鏡像和抗混疊性能。設(shè)h(t)頻域響應(yīng)可用一個滾降因子r=0.22的截?cái)嗌嘞液瘮?shù)表示,其沖擊響應(yīng)長度為10·Δ。分段多項(xiàng)式可用最高階數(shù)為3的樣條函數(shù)表示,其時頻特性如圖2所示。圖中的主瓣比第一旁瓣高36.7dB,可見其有很好的抗混疊或抗鏡像性能。

1.2 Farrow濾波器的原理結(jié)構(gòu)

把(4)式代入(2)式,并令Δ=T1,可得:

其中,μm表示當(dāng)前輸出抽樣點(diǎn)與其前面輸入抽樣點(diǎn)之間的距離,且有0≤μm<1。由(5)式即可得出一種實(shí)現(xiàn)SRC濾波的多項(xiàng)式濾波器,一般稱為Farrow結(jié)構(gòu),該結(jié)構(gòu)的聯(lián)絡(luò)圖如圖3所示。對于距離原來抽樣位置為μm的任何輸出抽樣值,若用t=μm代入所在位置的分段多項(xiàng)式就可以計(jì)算出來,而不需要存儲這些抽樣值。圖3中的ctrl(mT2)表示周期為T2的控制抽取脈沖。

從上面的分析可以看出,Farrow結(jié)構(gòu)以內(nèi)插、多項(xiàng)式濾波和抽取操作級聯(lián)的方式來實(shí)現(xiàn)任意因子的SRC,它涉及到三種速率,即輸入速率1/T1、內(nèi)插后的速率L/T1以及抽取后的速率1/T2。當(dāng)L很大時,內(nèi)插后的速率L/T1會很高,往往達(dá)到千兆級,這顯然對器件的運(yùn)算能力提出了極高的要求。但實(shí)際上,內(nèi)插點(diǎn)的值除在L的整數(shù)倍上以外都是零。因此,在設(shè)計(jì)濾波器時,內(nèi)插只在理論上產(chǎn)生影響,實(shí)際上可以不執(zhí)行內(nèi)插操作。這樣就降低了Farrow結(jié)構(gòu)對器件處理能力的要求。

對Farrow結(jié)構(gòu)來說,Δ=T1,本質(zhì)上就是一個用多項(xiàng)式實(shí)現(xiàn)的、后面有抽取器的多相內(nèi)插濾波器。它的傳輸零點(diǎn)集中在輸入抽樣速率1/T1的整數(shù)倍上,因此,其抗鏡像性能比較好,而抗混疊性能不理想。如果令Δ=T2,則可得到一種稱作轉(zhuǎn)置Farrow的結(jié)構(gòu),這本質(zhì)上是一個用多項(xiàng)式實(shí)現(xiàn)的、前面是內(nèi)插器的多相抽取濾波器,它的傳輸零點(diǎn)集中在輸出抽樣速率1/T2的整數(shù)倍上。它具有良好的抗混疊性能。而抗混疊是SRC主要關(guān)注的性能。

2 Farrow濾波器的FPGA實(shí)現(xiàn)

2.1 模塊化設(shè)計(jì)

模塊化的設(shè)計(jì)思想是將大規(guī)模復(fù)雜系統(tǒng)按照一定的規(guī)則劃分成若干模塊,然后對每個模塊進(jìn)行設(shè)計(jì)輸入、綜合,并將實(shí)現(xiàn)結(jié)果約束在預(yù)先設(shè)置好的區(qū)域內(nèi),最后再將所有模塊的實(shí)現(xiàn)結(jié)果有機(jī)的組織起來,從而完成整個系統(tǒng)的設(shè)計(jì)。

模塊設(shè)計(jì)常用的設(shè)計(jì)輸入方式為框圖與HDL語言設(shè)計(jì)輸入方式。頂層模塊用于描述全局邏輯,主要包括設(shè)計(jì)的輸入/輸出、端口描述與信號屬性聲明、以及子模塊之間的連接關(guān)系。子模塊的設(shè)計(jì)通常也使用框圖與HDL語言輸入方式。

基于這種抗混疊濾波器設(shè)計(jì)和Farrow結(jié)構(gòu),可對實(shí)現(xiàn)抽取濾波器的濾波進(jìn)行模塊化設(shè)計(jì)。圖4為Farrow模塊頂層原理圖。該模塊包括延時子模塊、多項(xiàng)式濾波子模塊和Mu值乘法子模塊等。

2.2仿真

在選用軟件調(diào)試時,可采用QuartusII5.0軟件,它支持Altera公司的大部分CPLD及FPGA芯片,可以降低設(shè)計(jì)和校驗(yàn)周期,提高設(shè)計(jì)效率。QuartusII5.0內(nèi)含實(shí)時調(diào)試工具,并帶有含有邏輯鎖定功能,可使模塊化設(shè)計(jì)達(dá)到最優(yōu)化的設(shè)計(jì)效果。此外,它還含有將FPGA設(shè)計(jì)向ASIC設(shè)計(jì)無縫轉(zhuǎn)移的高效的ASIC設(shè)計(jì)技術(shù)。QuartusⅡ的RTLViewer(寄存器層查看器)還提供了一個可以看到低層邏輯電路,并對其進(jìn)行分析和節(jié)點(diǎn)定位的功能,從而極大的方便了程序的調(diào)試。因此,本文采用QuartusII來編譯仿真。

該仿真的輸入時鐘Clk_in為50MHz,輸出時鐘Clk_out為25MHz。X[8..0]為輸入數(shù)字信號,時間間隔為1/50MHz,另外,在仿真時還假定Mu[7..0]為固定值,Y為經(jīng)過抽取濾波器后的輸出值,時間間隔為1/25MHz。仿真結(jié)果證明:該設(shè)計(jì)完全可以實(shí)現(xiàn)抽樣率由50MHz降為25MHz的速率轉(zhuǎn)換。

2.3芯片選型和驗(yàn)證

本導(dǎo)航接收機(jī)整個基帶處理模塊選用Altera公司Stratix系列的EP1S25F672C7芯片。該芯片采用1.5V內(nèi)核,0.13um工藝,含有25660個邏輯單元,內(nèi)嵌三種RAM塊(M512,M4K,MRAM),RAM總?cè)萘繛?6KB,引腳為672個,最大可用I/O引腳為582個。經(jīng)過編譯,該濾波器僅占用305個邏輯單元,占整個邏輯芯片資源的2%。通過ByteBlasterMV下載電纜適配程序到FPGA中進(jìn)行測試證明。其測試結(jié)果完全滿足設(shè)計(jì)要求。

3結(jié)束語

本文討論了在導(dǎo)航接收機(jī)中采用軟件無線電技術(shù)進(jìn)行抽樣速率變換的抗混疊濾波器的設(shè)計(jì)方法,采用該方法設(shè)計(jì)的基于Farrow結(jié)構(gòu)的抽取濾波器,可以成功地運(yùn)用于導(dǎo)航接收機(jī)位定時調(diào)整電路中。