時(shí)鐘分配芯片AD9510在高速并行數(shù)據(jù)采集中有哪些應(yīng)用

1 經(jīng)典采樣理論

模擬世界與數(shù)字世界相互轉(zhuǎn)換的理論基礎(chǔ)是抽樣定理。抽樣定理告訴我們，如果是帶限的連續(xù)信號(hào)，且樣本取得足夠密(采樣率ωs≥2ωM)，那么該信號(hào)就能唯一地由其樣本值來(lái)表征，且能從這些樣本值完全恢復(fù)出原信號(hào)。連續(xù)時(shí)間沖激串抽樣如圖1所示，其時(shí)域波形和相應(yīng)的頻譜如圖2所示。

根據(jù)采樣定理，如果樣本點(diǎn)取得不足(ωs<2ωM，即欠采樣)，信號(hào)的頻譜將發(fā)生混疊，如圖3所示。所以如果要完整地恢復(fù)信號(hào)，必須保證足夠的采樣點(diǎn)。

2 多片ADC采樣方式

單片ADC采樣是最常見(jiàn)的。調(diào)理過(guò)的信號(hào)通過(guò)單片ADC芯片轉(zhuǎn)換成數(shù)字信號(hào)，供給后續(xù)電路進(jìn)行數(shù)字處理。這種采樣方式對(duì)于一般應(yīng)用的場(chǎng)合是可以滿足要求的，而且器件連接簡(jiǎn)單，成本低。而在高速采樣的場(chǎng)合，只有提高單片ADC芯片的采樣率才能滿足要求。然而，通常高速ADC芯片都是很昂貴的；而且由于設(shè)計(jì)制造工藝，以及存儲(chǔ)器讀寫(xiě)速度的限制，不可能無(wú)限制地提高單片ADC的采樣率。這就嚴(yán)重限制了單片ADC在高速采樣系統(tǒng)中的應(yīng)用。本文采用多片ADC并行采樣的方式來(lái)提高系統(tǒng)的實(shí)時(shí)采樣率。

多片ADC芯片并行采樣的方式可以彌補(bǔ)單片ADC芯片采樣率低的不足。通過(guò)對(duì)ADC芯片時(shí)鐘的精確控制，可使采樣系統(tǒng)在單位時(shí)間內(nèi)獲得更多的樣本信息。理論上，如果單片ADC芯片的采樣速率是f，那么通過(guò)M片ADC芯片的并行采樣，可以實(shí)現(xiàn)M·f的采樣率。多片ADC并行采樣的結(jié)構(gòu)框圖如圖4所示。

3 系統(tǒng)實(shí)現(xiàn)及時(shí)鐘芯片配置

如上所述，利用M片ADC芯片理論上可以把采樣率提高到單片ADC的M倍。那么利用4片采樣率為250 Msps的ADC芯片AD9481，可以把采樣率提高到1 Msps水平。其中時(shí)鐘芯片的配置是設(shè)計(jì)的重要環(huán)節(jié)。

AD9510是有美國(guó)模擬半導(dǎo)體公司推出的一款精確時(shí)鐘分配芯片。它具有2路1．6 GHz的差分時(shí)鐘輸入、8路時(shí)鐘輸出以及片上PLL核。其中，包括4路獨(dú)立的1．2 GHz LVPECL時(shí)鐘輸出。另外4路獨(dú)立的時(shí)鐘輸出可設(shè)置成LVDS或CMOS：設(shè)置成LVDS輸出時(shí)，頻率可以達(dá)到800 MHz；設(shè)置成CMOS輸出時(shí)，頻率可以達(dá)到250 MHz。同時(shí)，該款芯片還能通過(guò)SPI串行編程來(lái)控制輸出時(shí)鐘間的相位延遲，且抖動(dòng)和相位噪聲極低。

AD9510時(shí)鐘芯片的配置如圖5所示。其中，1、2引腳為PLL時(shí)鐘參考輸入。16腳內(nèi)部接30 kΩ的下拉電阻，可以通過(guò)編程實(shí)現(xiàn)復(fù)位、同步和下拉。如果該腳懸空，默認(rèn)作復(fù)位用，所以通常接1 kΩ電阻接地。18～21腳為與MCU的串行通信口。通過(guò)串行方式，可以對(duì)芯片進(jìn)行設(shè)置。其中，通過(guò)49H到57H中奇數(shù)寄存器的配置，可以實(shí)現(xiàn)對(duì)每個(gè)通道相位的控制。每個(gè)分頻通道有4位的相位偏移控制和1位起始控制。在同步脈沖來(lái)臨后，相位延時(shí)字決定分頻輸出等待多少個(gè)輸入時(shí)鐘周期。相位延時(shí)的起始位決定輸出是從低電平開(kāi)始，還是從高電平開(kāi)始。這樣，通過(guò)對(duì)不同輸出通道參數(shù)的控制，可以很容易實(shí)現(xiàn)通道間相位的90°偏移。4通道各90°相位偏移如圖6所示。

將每個(gè)通道的輸出設(shè)置為4分頻和50％占空比。把通道1設(shè)置為低電平起始，0輸入時(shí)鐘延時(shí)；把輸出通道2設(shè)置為低電平起始，1個(gè)輸入時(shí)鐘延時(shí)；把輸出通道3設(shè)置為低電平起始，2個(gè)輸入時(shí)鐘延時(shí)；把輸出通道4設(shè)置為低電平起始，3個(gè)輸入時(shí)鐘延時(shí)。這樣就實(shí)現(xiàn)了圖6中相位相差90°的4通道輸出。通過(guò)時(shí)鐘芯片配置產(chǎn)生相差90°的采樣時(shí)鐘提供給4片采樣芯片AD9481，可以使總的采樣率達(dá)到1 Gsps的水平。