基于Verilog HDL語言與雙體存儲(chǔ)器的交替讀寫機(jī)制實(shí)現(xiàn)32X8 FIFO設(shè)計(jì)

對(duì)基于單體存儲(chǔ)器的FIFO,作為一種數(shù)據(jù)緩沖器,其數(shù)據(jù)存放結(jié)構(gòu)和RAM是一致的,只是存取方式有所不同。因RAM中的各存儲(chǔ)單元可被隨機(jī)讀寫,故FIFO的隊(duì)首位置及隊(duì)列長度均可浮動(dòng)。為此,需要用兩個(gè)地址寄存器,分別存儲(chǔ)讀地址(即隊(duì)首元素地址)和寫地址(即隊(duì)尾元素地址加1)。在讀寫過程中FIFO所存儲(chǔ)的信息并不移動(dòng),而是通過改變讀地址或?qū)懙刂穪碇甘娟?duì)首隊(duì)尾。

本32X8 FIFO的設(shè)計(jì),采用了雙體存儲(chǔ)器的交替讀寫機(jī)制,使得在對(duì)其中一個(gè)存儲(chǔ)器寫操作的同時(shí)可以對(duì)另一個(gè)存儲(chǔ)器進(jìn)行讀操作;對(duì)其中一個(gè)存儲(chǔ)器讀操作的同時(shí)可以對(duì)另一個(gè)存儲(chǔ)器進(jìn)行寫操作。實(shí)現(xiàn)了高速數(shù)據(jù)緩沖,速度比單體存儲(chǔ)器的FIFO提高了一倍。

1指針以及滿空信號(hào)的產(chǎn)生

空/滿標(biāo)志的產(chǎn)生是FIFO的核心部分。如何正確設(shè)計(jì)此部分的邏輯,直接影響到FIFO的性能。

對(duì)于同步FIFO,讀寫指針都指向一個(gè)內(nèi)存的初始位置,每進(jìn)行一次讀寫操作,相應(yīng)的指針就遞增一次,指向下一個(gè)內(nèi)存位置。當(dāng)指針移動(dòng)到了內(nèi)存的最后一個(gè)位置時(shí),它又重新跳回初始位置。在FIFO非滿或非空的情況下,這個(gè)過程將隨著讀寫控制信號(hào)的變化一直進(jìn)行下去。如果FIFO處于空的狀態(tài),下一個(gè)讀動(dòng)作將會(huì)導(dǎo)致向下溢出(underflow),一個(gè)無效的數(shù)據(jù)被讀出;同樣,對(duì)于一個(gè)滿了的FIFO,進(jìn)行寫動(dòng)作將會(huì)導(dǎo)致向上溢出(overflow),一個(gè)有用的數(shù)據(jù)被新寫入的數(shù)據(jù)覆蓋。這兩種情況都屬于誤動(dòng)作,因此需要設(shè)置滿和空兩個(gè)信號(hào),對(duì)滿信號(hào)置位表示FIFO處于滿狀態(tài),對(duì)滿信號(hào)復(fù)位表示FIFO非滿,還有空間可以寫入數(shù)據(jù);對(duì)空信號(hào)置位表示FIFO處于空狀態(tài),對(duì)空信號(hào)復(fù)位表示FIFO非空,還有有效的數(shù)據(jù)可以讀出。當(dāng)讀指針和寫指針相等也就是指向同一個(gè)內(nèi)存位置的時(shí)候,FIFO可能處于滿或空兩種狀態(tài)?？梢酝ㄟ^不同的方法判斷或區(qū)分FIFO究竟是處于滿狀態(tài)還是空狀態(tài),也就是究竟是寫指針從后趕上了讀指針,還是讀指針從后趕上了寫指針。

本文所應(yīng)用的方法是分別將讀、寫地址寄存器擴(kuò)展一位,將最高位設(shè)置為狀態(tài)位,其余低位作為地址位,指針由地址位以及狀態(tài)位組成。巧妙地應(yīng)用地址位和狀態(tài)位的結(jié)合實(shí)現(xiàn)對(duì)空、滿標(biāo)志位的控制。當(dāng)讀寫指針的地址位和狀態(tài)位全部吻合的時(shí)候,讀寫指針經(jīng)歷了相同次數(shù)的循環(huán)移動(dòng),也就是說,FIFO處于空狀態(tài)(圖1(a));如果讀寫指針的地址位相同而狀態(tài)位相反,寫指針比讀指針多循環(huán)一次,標(biāo)志FIFO處于滿狀態(tài)(圖1(b))。

圖1FIFO處于的狀態(tài)

232X8FIFO系統(tǒng)結(jié)構(gòu)

本文介紹的32X8FIFO設(shè)計(jì)采用了雙體存儲(chǔ)器(FIFOMemory)結(jié)構(gòu)(如圖2)。每個(gè)FIFOMemery中都有一個(gè)16X8的RAM,rd-cntr3: 和wr-cntr3: 分別作為讀、寫地址,rd-cntr和wr-cntr分別作為讀、寫狀態(tài)位。對(duì)整個(gè)系統(tǒng),當(dāng)寫信號(hào)(wrN)有效,數(shù)據(jù)將寫入FIFO,且交替寫入這兩個(gè)分立的存儲(chǔ)器。當(dāng)讀信號(hào)(rdN)有效,數(shù)據(jù)將被讀出FIFO,且交替從這兩個(gè)分立的存儲(chǔ)器讀出。對(duì)基于單體存儲(chǔ)器的FIFO,在讀操作的同時(shí)不能有任何的寫操作,只能在讀操作結(jié)束后再進(jìn)行寫操作。本文應(yīng)用的交替讀寫機(jī)制使得32X8 FIFO具有可以同時(shí)讀寫的能力,即對(duì)一個(gè)存儲(chǔ)器讀操作的同時(shí)可以對(duì)另一個(gè)存儲(chǔ)器寫操作;對(duì)一個(gè)存儲(chǔ)器寫操作的同時(shí)可以對(duì)另一個(gè)存儲(chǔ)器讀操作。32X8 FIFO Data Path的結(jié)構(gòu)框圖如圖3所示。其結(jié)構(gòu)中有兩個(gè)分立的存儲(chǔ)器FIFOmem(even)和FIFOmem(odd)。FIFO cntrl模塊控制對(duì)這兩個(gè)分立存儲(chǔ)器的讀、寫操作。而整個(gè)系統(tǒng)的空、滿標(biāo)志位分別由FIFOmem(even)和FIFOmem(odd)中的空、滿標(biāo)志位mem_full_even、mem_empty_even、mem_full_odd和mem_empty_odd來實(shí)現(xiàn)。其中rdN和wrN為整個(gè)系統(tǒng)的讀寫控制信號(hào),rstN為FIFO復(fù)位信號(hào)。同時(shí)可以看出32X8 FIFO共有3個(gè)周期的延時(shí):輸入寄存器,FIFOMemery和輸出寄存器延時(shí),存取速度快。

圖2FIFOMemory結(jié)構(gòu)框圖

圖332X8FIFODataPath結(jié)構(gòu)框圖

332X8FIFO的Verilog HDL實(shí)現(xiàn)

硬件描述語言Verilog HDL是一種廣泛應(yīng)用于集成電路設(shè)計(jì)的高層次描述語言,適合行為級(jí)、寄存器傳輸級(jí)和門級(jí)等多層次的設(shè)計(jì)和描述,并且具有簡單、易讀、易修改和與工藝無關(guān)等優(yōu)點(diǎn)。因此利用Verilog HDL語言進(jìn)行電路設(shè)計(jì)可以節(jié)約開發(fā)成本和周期。

此32X8FIFO各個(gè)部分均采用Verilog HDL代碼實(shí)現(xiàn)。限于篇幅,下面僅列出FIFOMemery模塊的程序清單。整個(gè)

32X8FIFO設(shè)計(jì)應(yīng)用全球著名EDA軟件供應(yīng)商Synopsys公司的DesignCompiler進(jìn)行了邏輯綜合,并應(yīng)用Synopsys公司的仿真軟件VCS做了仿真驗(yàn)證。(VCS是Synopsys公司的VerilogHDL仿真軟件) FIFO Memery模塊程序清單如下:

module fifo_mem(data,clk,rstN,wrN,rdN,empty,full);

inout [7:0] data;

input clk,rstN,wrN,rdN;

output empty,full;

reg [4:0] _cntr,rd_cntr;

wire [3:0] add;

ram16X8 ram(.data(data),.addr(addr),.wrN(wrN),.oe(wrN));

always @(posedge clk or negedge rstN)

if(!rstN) wr_cntr<=0;

else if (!wrN) wr_cntr<=wr_cntr+1;

always @ (posedge clk or negedge rstN)

if(!rstN) rd_cntr<=0;

else if(!rdN) rd_cntr<=rd_cntr+1;

assign addr=wrN?rd_cntr [3:0]: wr_cntr [3:0];

assign empty=(wr_cntr [3:0] == rd_cntr [3:0])&&!(wr_cntr[4]^rd_cntr[4]);

assign full=(wr_cntr [3:0] ==rd_cntr [3:0])&&(wr_cntr[4]^rd_cntr[4]);

endmodule

4結(jié)語

本文通過兩個(gè)分立存儲(chǔ)器間的交替讀、寫機(jī)制,實(shí)現(xiàn)32X8 FIFO的可同時(shí)讀、寫功能,提高了數(shù)據(jù)存取的速度,并且提出了新穎的空、滿標(biāo)志位的實(shí)現(xiàn)方法。采用Verilog HDL硬件描述語言進(jìn)行電路設(shè)計(jì),應(yīng)用Synopsys公司的DesignCompiler和VCS進(jìn)行電路綜合和仿真,電路功能得到驗(yàn)證。