低抖動(dòng)時(shí)鐘源和時(shí)鐘樹組建為下一代PCIe提供更快的數(shù)據(jù)傳輸速度

先進(jìn)的串行通信標(biāo)準(zhǔn)外圍組件互連(PCI)最初用于個(gè)人電腦，以克服限制并行總線標(biāo)準(zhǔn)帶寬的挑戰(zhàn)如時(shí)鐘和數(shù)據(jù)信號偏移。PCI作為串行互連，還有助于避免實(shí)現(xiàn)并行數(shù)據(jù)鏈路所需要的高引腳數(shù)。

后來PCI升級到PCI Extended (PCI-X)，然后到PCI Express (PCIe)，這是一種點(diǎn)對點(diǎn)的全雙工串行計(jì)算機(jī)擴(kuò)展總線標(biāo)準(zhǔn)，取代了較早的標(biāo)準(zhǔn)并支持更快和更靈活的方案。

PCIe通過三代發(fā)展演變，現(xiàn)已能滿足更高速度和數(shù)據(jù)吞吐量。第一代PCIe 1.1采用2.5GT/s(千兆傳輸每秒)的原始數(shù)據(jù)傳輸速率和8b/10b的數(shù)據(jù)編碼，支持每通路500MB/s的高效的數(shù)據(jù)吞吐量。PCIe 2.1通過提高傳輸速率到5.0GT/s增加數(shù)據(jù)吞吐量到每通道1GB/s。PCIe 3.0通過將傳輸速率進(jìn)一步提高到8GT/s和采用更高效的128b /130b編碼方案相結(jié)合，達(dá)到每通路2GB/s的數(shù)據(jù)吞吐量。

一條PCIe通路包含發(fā)送和接收兩條不同的通道?？侾CIe鏈路數(shù)據(jù)帶寬可通過增加額外的通路擴(kuò)展。這靈活性已使PCIe普遍用于服務(wù)器、網(wǎng)絡(luò)附加存儲、網(wǎng)絡(luò)交換機(jī)、路由器和機(jī)頂盒等應(yīng)用中。這些應(yīng)用固有的嚴(yán)格的時(shí)序預(yù)算和系統(tǒng)挑戰(zhàn)對PCIe時(shí)鐘性能施以嚴(yán)苛的要求。

PCIe指定一個(gè)100 MHz的外部參考時(shí)鐘(Refclk)，精確度在± 300ppm以內(nèi)，用于協(xié)調(diào)在兩個(gè)PCIe設(shè)備間的數(shù)據(jù)傳輸。PCIe標(biāo)準(zhǔn)支持三種范圍的時(shí)鐘分配方案：公共時(shí)鐘、數(shù)據(jù)時(shí)鐘和分離時(shí)鐘架構(gòu)。所有時(shí)鐘方案都要求±300ppm的相同的時(shí)鐘精確度。

在公共時(shí)鐘架構(gòu)中(圖1)，單個(gè)Refclk源被分配到發(fā)送器和接收器。這種時(shí)鐘方簡單而普遍用于成本敏感的商業(yè)應(yīng)用。支持?jǐn)U頻時(shí)鐘(SSC)可最大限度地減小電磁干擾(EMI)敏感的應(yīng)用中的電磁輻射。

圖1：公共時(shí)鐘架構(gòu)。

在數(shù)據(jù)時(shí)鐘架構(gòu)中(圖2)，時(shí)鐘信號被嵌入并從數(shù)據(jù)信號中恢復(fù)。時(shí)鐘恢復(fù)需要額外的硬件，以在接收端從信號流提取時(shí)鐘。數(shù)據(jù)時(shí)鐘架構(gòu)也支持SSC。

圖2：數(shù)據(jù)時(shí)鐘架構(gòu)。

分離時(shí)鐘架構(gòu)(圖3)通過在每一PCIe端點(diǎn)使用分離時(shí)鐘源，而省去向所有通道發(fā)送時(shí)鐘。該標(biāo)準(zhǔn)允許在時(shí)鐘間± 600ppm的頻率間隔，以便每一Refclk仍然保持± 300ppm的頻率精確度范圍。因?yàn)闀r(shí)鐘是獨(dú)立的，接收器的有效抖動(dòng)是發(fā)送器抖動(dòng)和接收器鎖相環(huán)(PLL)的和的平方根(RSS)。這種架構(gòu)沒有指定抖動(dòng)限制。但可直觀地理解為它的抖動(dòng)預(yù)算比共同時(shí)鐘架構(gòu)更嚴(yán)格。

圖3： 分離時(shí)鐘架構(gòu)。

以往，若采用± 300ppm的整個(gè)允許的頻率幅度，在分離時(shí)鐘架構(gòu)中Refclks間允許的有限的頻率間隔已阻礙了SSC的采用。但以不同的發(fā)射器和接收器速率的時(shí)鐘是被允許的，在Refclks間的頻率間隔高達(dá)5600ppm。PCI-SIG正著手起草獨(dú)立的分離參考時(shí)鐘獨(dú)立擴(kuò)頻(SRIS)標(biāo)準(zhǔn)。安森美半導(dǎo)體PCIe時(shí)鐘發(fā)生器符合這草擬標(biāo)準(zhǔn)中說明的SRIS Refclk要求。

系統(tǒng)抖動(dòng)源和影響

圖4顯示一個(gè)采用公共時(shí)鐘架構(gòu)的PCIe x1鏈路。內(nèi)部鎖相環(huán)(PLL)負(fù)責(zé)復(fù)用Refclk達(dá)25次，以產(chǎn)生所需的更高頻率信號，以通路比特率傳輸數(shù)據(jù)。

圖4：PCIe x1數(shù)據(jù)鏈基本功能塊。

PCIe鏈的整體目標(biāo)是以高的統(tǒng)計(jì)成功確定性從發(fā)射器到接收器傳輸大量數(shù)據(jù)。為實(shí)現(xiàn)此，接收器必須采樣由位中心或附近的發(fā)射器發(fā)出的數(shù)據(jù)位。在接收器中，時(shí)鐘/數(shù)據(jù)恢復(fù)塊(CDR)產(chǎn)生一個(gè)時(shí)鐘，定期采樣數(shù)據(jù)到鎖存器。各種相位抖動(dòng)源引起樣本時(shí)序波動(dòng)。由于樣本位置偏離理想位置，誤碼率增加。

系統(tǒng)中的相位抖動(dòng)源包括參考時(shí)鐘抖動(dòng)、發(fā)射器PLL和接收器CDR獨(dú)立的相轉(zhuǎn)移功能、電源噪聲影響，和電纜及PCB空間分散、符號間干擾、串?dāng)_和反射的影響。

總相位抖動(dòng)以皮秒計(jì)算，由各種源產(chǎn)生，引起采樣時(shí)鐘和數(shù)據(jù)位中心間的位移。按照數(shù)據(jù)眼圖術(shù)語，誤碼被定義為相位抖動(dòng)的累積引起數(shù)據(jù)和采樣時(shí)鐘間的總相位差超過數(shù)據(jù)眼寬度的一半，否則被稱為單元間隔(UI)。

表1顯示在PCIe 2.1和3.0中數(shù)據(jù)傳輸率更高UI變短，這有效地實(shí)行更嚴(yán)格的抖動(dòng)預(yù)算。

表1：PCIe Gen 1到III數(shù)據(jù)速率和數(shù)據(jù)眼UI的比較。

低抖動(dòng)設(shè)計(jì)

采用穩(wěn)壓電源和校正電路設(shè)計(jì)可有效地消除電源噪聲影響。同樣，采用阻抗匹配、高品質(zhì)板材和優(yōu)化布線可設(shè)計(jì)出防止信號完整性問題如ISI和串?dāng)_。

參考時(shí)鐘抖動(dòng)是最難抑制的。它的影響不僅成倍增加并直接以發(fā)送信號傳播，而且對接收器信號恢復(fù)產(chǎn)生不利影響。

Refclk包含寬范圍的頻率抖動(dòng)。接收器只能跟蹤這些頻率的一個(gè)波段。有意義的PCIe系統(tǒng)抖動(dòng)主要是通過時(shí)鐘/數(shù)據(jù)恢復(fù)(CDR)模塊的傳輸功能跟蹤抖動(dòng)分量(不濾波)。對于PCIe Gen I、II和III模型，用于計(jì)算抖動(dòng)的數(shù)學(xué)函數(shù)是不同的。

信號抖動(dòng)由確定性(Dj)和隨機(jī)(Rj)性內(nèi)容組成。Dj由非高斯概率密度函數(shù)有界的振幅控制。它有特定的起因如干擾、數(shù)據(jù)依賴和占空比失真(DCD)，是可預(yù)測的。對于時(shí)鐘，Dj在相位噪聲圖中呈現(xiàn)出一定幅度的毛刺。

Rj呈現(xiàn)高斯分布且無邊界。它的存在是由于隨機(jī)現(xiàn)象如熱噪聲和工藝變異。在時(shí)鐘中，Rj在特定頻率偏移范圍呈現(xiàn)出集成的相位噪聲。總抖動(dòng)(Tj)通過卷積法從Dj和Rj計(jì)算。

n 取決于BER鏈(以太網(wǎng)為10-12)

表2描述在特定頻帶(基于CDR傳輸功能) PCIe Gen I、II和III系統(tǒng)可接受的Tj值，并比較這些要求與安森美半導(dǎo)體的NB3N51034四輸出HCSL/LVDS時(shí)鐘生成器性能，NB3N51034適用于Gen I、Gen II 和Gen III應(yīng)用。

表2：PCIe規(guī)格抖動(dòng)限制和PCIe時(shí)鐘性能。

時(shí)鐘樹設(shè)計(jì)

當(dāng)設(shè)計(jì)任何PCIe系統(tǒng)時(shí)，考慮到將來的擴(kuò)展，好的時(shí)鐘樹技術(shù)至關(guān)重要。恰當(dāng)?shù)腜CIe時(shí)鐘源的最佳選擇、緩沖器和開關(guān)取決于系統(tǒng)中內(nèi)部和外部PCIe I/O(包括以后的擴(kuò)展)數(shù)量，以及速度和帶寬要求。圖5和圖6說明了常用的時(shí)鐘樹架構(gòu)。在計(jì)算系統(tǒng)中，CPU和存儲器通過由多個(gè)稱作PCIe Root Complex 的PCI Express通路組成的集線器交換數(shù)據(jù)。

圖5：典型的計(jì)算系統(tǒng)PCIe時(shí)鐘樹。

圖6：典型的嵌入式/通信PCIe時(shí)鐘樹。

時(shí)鐘樹通常由多個(gè)功能部件組成，包括時(shí)鐘生成器、扇出緩沖器、零延遲緩沖器和開關(guān)。雖然選擇具有亞皮秒相位抖動(dòng)性能的同類最佳時(shí)鐘源是重要的，以確保符合PCIe規(guī)格的最佳性能，但用于分配多個(gè)高精度、低相位噪聲時(shí)鐘的緩沖器還必須有低附加相位抖動(dòng)和低輸出到輸出偏移(skew)。

安森美半導(dǎo)體提供一系列緩沖器適用于PCIe Gen I、Gen II 和Gen III應(yīng)用，典型的附加相位抖動(dòng)低至0.1ps rms(在12 kHz到20 MHz集成)，最大輸出偏移為100 ps。低電流、多通道PCIe開關(guān)與這些精密的時(shí)鐘和緩沖器一起使用，令單個(gè)控制器能管理多個(gè)PCIe插槽，如圖6所示。

結(jié)語

下一代PCIe提供更高的數(shù)據(jù)傳輸速度，但對抖動(dòng)的承受力較低。雖然在PCIe系統(tǒng)內(nèi)有各種干擾源，如電源噪聲和符號間干擾，但參考時(shí)鐘是難以根除的主要抖動(dòng)源。因?yàn)镻CIe標(biāo)準(zhǔn)支持多種時(shí)鐘分配策略，所以仔細(xì)選擇低抖動(dòng)時(shí)鐘源和時(shí)鐘樹組建至關(guān)重要，以符合高速單路或多路PCIe系統(tǒng)的抖動(dòng)預(yù)算。

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