基于FPGA靜態(tài)和動態(tài)功耗解決方案介紹

傳統(tǒng)上，數(shù)字邏輯并不耗費(fèi)大量靜態(tài)功耗，但隨著工藝節(jié)點(diǎn)的不斷精微，這一情況在發(fā)生顯著變化?，F(xiàn)在，隨著工藝尺度的不斷縮微，數(shù)字邏輯中的漏電流成為FPGA的主要挑戰(zhàn)。因在65nm工藝節(jié)點(diǎn)靜態(tài)功耗會顯著增加，所以，若不采取降耗措施，則功耗將成為一個關(guān)鍵問題。因各種原因?qū)е碌穆╇娏鞯脑黾?，靜態(tài)功耗將會顯著增加（圖1）。

功耗由靜態(tài)功耗和動態(tài)功耗組成。靜態(tài)功耗是FPGA在被編程目標(biāo)文件（.pof）編程時、但時鐘不工作的狀態(tài)下所需的功耗。數(shù)字和模擬邏輯都消耗靜態(tài)功耗。在模擬系統(tǒng)中，靜態(tài)功耗主要包括由其接口模擬電路的靜態(tài)電流決定的功耗（圖2和表）。

動態(tài)功耗是當(dāng)器件工作時增加的功耗，它由切換信號及容性負(fù)載的充放電引起。影響動態(tài)功耗的主要變量是電容充電、工作電壓和時鐘頻率（圖3）。

借助工藝節(jié)點(diǎn)的不斷縮微帶來的減小電容和降低電壓的好處，動態(tài)功耗的降低遵從摩爾定律。挑戰(zhàn)在于，伴隨每一工藝節(jié)點(diǎn)的縮微以及最高時鐘頻率的增加所引發(fā)的問題。雖然就相同的電路來說，其功耗隨每一工藝節(jié)點(diǎn)的縮微在一直下降，但同時FPGA的容量在翻番，且最高時鐘頻率也在不斷增加。

FPGA架構(gòu)

在架構(gòu)、工藝技術(shù)和電路技術(shù)方面的進(jìn)步有助于解決這些功耗挑戰(zhàn)。Altera的Stratix III FPGA就是這樣一種產(chǎn)品。

Altera的可編程電源技術(shù)（Programmable Power Technology）有助于降低高端FPGA的功耗。傳統(tǒng)上，所有高性能的FPGA都由高性能的建構(gòu)實(shí)現(xiàn)，其中，每一邏輯單元（LE）都以大的漏電功耗為代價來提供最佳性能。

可編程電源技術(shù)利用如下事實(shí)：設(shè)計中的許多電路具有剩余能力，所以并不需要最高性能的邏輯。圖4顯示的是一個典型的剩余能力柱狀圖，其中，大多路徑（左側(cè)）具有剩余，只有不多的關(guān)鍵路徑（右側(cè)）需要最高性能的邏輯以滿足時序要求。

采用可編程電源技術(shù)，根據(jù)特定邏輯路徑所需的是高速還是低速邏輯，通過提供高速或低速邏輯的方法，可對Stratix III的邏輯構(gòu)造在邏輯陣列塊（LAB）級進(jìn)行編程（圖5）?；谶@種思路，選出所占比例很小的對時序有苛刻要求的電路進(jìn)行高速設(shè)定，而剩下的實(shí)行低功耗設(shè)定，采用這種方法，可將低功耗邏輯的漏電功耗降低70%。將不使用的邏輯、以及DSP塊和TriMatrix存儲器設(shè)定為低功耗模式將進(jìn)一步降低功耗。

可選核電壓

可選核電壓允許設(shè)計師根據(jù)性能需求采用0.9或1.1V核電壓。0.9V核電壓提供整體上最低的動態(tài)和漏電功耗；而1.1V核電壓提供整體上的最高性能。動態(tài)功耗與核電壓的平方成正比，而靜態(tài)功耗是核電壓的2.5次方。

在板卡設(shè)計時，可選核電壓輸入可被設(shè)定為0.9 V或1.1 V。該核電壓為核構(gòu)造內(nèi)的所有LAB、存儲器和DSP功能提供工作電源?？蛇x核電壓影響構(gòu)造性能，所以，若在軟件中選擇了器件和速度等級，則還需進(jìn)行核電壓選擇。該軟件利用與所選核電壓相對應(yīng)的時序和功耗模型來實(shí)現(xiàn)全部依賴時序和依賴功耗的分析和優(yōu)化。

當(dāng)選擇采用哪種核電壓時，設(shè)計師必須考慮由時序分析得出的系統(tǒng)性能需求。若采用0.9 V就能滿足系統(tǒng)性能要求，則肯定比采用1.1 V所用的功耗低。

技術(shù)融合

在1.1 V，將可編程電源技術(shù)和可選核電壓結(jié)合起來，可提供降耗50%以上的各種性能和功耗工作點(diǎn)（圖6）?；谒玫母鞣N資源（如：DSP塊和TriMatrix存儲器塊），靜態(tài)功耗會顯著不同。

根據(jù)核電壓和高速邏輯與低功耗邏輯比例的不同，總合起來的靜態(tài)和動態(tài)功耗也各異。在許多設(shè)計中，當(dāng)不需要FPGA的最高性能時，可將設(shè)計的整體功耗降低50%以上。

工藝和電路技術(shù)

半導(dǎo)體行業(yè)通過在設(shè)備、工藝技術(shù)、設(shè)計工具和電路技術(shù)方面的巨大投入一直在不懈地迎擊隨著工藝尺度的縮微所帶來的不斷挑戰(zhàn)。特別是業(yè)界面對的隨著工藝尺度的縮微而不斷增加的漏電流問題。因此，采用了在65nm（及更精微）工藝節(jié)點(diǎn)許多廣為人知的技術(shù)在保證或提升性能的同時來管理漏電功耗，這些技術(shù)有：銅布線、低k電介質(zhì)、多閥值晶體管、可變柵長晶體管、三閘級氧化層、超薄柵氧化層、應(yīng)變硅。

最低功耗、最高性能

為得到高效率和性能，Stratix III FPGA借力一個自適應(yīng)邏輯模塊（ALM）邏輯架構(gòu)和多路徑（MultiTrack）互連構(gòu)造。這種結(jié)合允許以更少布線整合更多邏輯。

ALM技術(shù)（據(jù)說可比其它架構(gòu)實(shí)現(xiàn)多80%的邏輯功能）包括一個8輸入可分割（fracturable）查找表（LUT）、兩個2位累加器和兩個寄存器。

多路徑互連提供不同LAB間的單跳式（onehop）連接能力且可通過由一個LAB到達(dá)另一個LAB所需“跳”的數(shù)量來測量。增加連通所需的“跳”也就增加了電容；“跳”的越少，則為滿足性能所需的高速邏輯就越少。多路徑互連提供單“跳”連通性，因此所需的功耗最低（圖7）。

在Stratix III FPGA中采用了分級時鐘技術(shù)以支持多達(dá)360個獨(dú)立時鐘。每一時鐘網(wǎng)絡(luò)的覆蓋范圍可被控制在一個LAB內(nèi)。具有共同時鐘的邏輯被組合進(jìn)LAB。時鐘僅覆蓋到采用該時鐘的邏輯域。所有其它時鐘信號全部被關(guān)閉以把功耗降至最低。

省電的存儲器接口

雙數(shù)據(jù)速率（DDR）存儲器接口是目前設(shè)計最常用的I/O接口，它們可能會相當(dāng)耗電。為解決這些功耗問題，設(shè)計師可求助動態(tài)片上終止和DDR3。

當(dāng)讀寫外部存儲器時，同時擁有一個串行和并行終止阻抗匹配緩沖器至關(guān)重要。當(dāng)寫存儲器時，若有一個50？的過渡線，則需一個串接阻抗為50？的匹配緩沖器。當(dāng)讀存儲器時，則需一個50？的并接終止電阻連至終止電壓。這種處理不僅用于DDR型接口，也用于RLDRAM和QDRRAM。

通過支持動態(tài)片上終止，根據(jù)執(zhí)行的是讀還是寫操作，F(xiàn)PGA設(shè)計師可將并接終止電阻置為“通”或“斷”（開路）狀態(tài)。在寫存儲器時，F(xiàn)PGA輸出驅(qū)動器阻抗必須匹配傳輸線。但，連至VTT的并接電阻既耗電又減低了信號擺幅。為避免這種情況，可將該電阻關(guān)斷（圖8）。

在讀存儲器時，接通并接電阻以終止傳輸線以便減少惡化信號完整性及影響可靠讀取數(shù)據(jù)能力的反射。

當(dāng)總線無論執(zhí)行來自FPGA的寫操作還是空閑時，都將顯著體現(xiàn)動態(tài)片上終止的好處。首先，功耗得以極大降低——在一個72位的DDR2總線上，可降低1.6 W的靜態(tài)功耗。另外，當(dāng)寫操作時，可獲得一個純粹的串接線終止。最后，它不再需要大量的板上終止電阻，從而降低了板成本和復(fù)雜性。

因DDR3工作在1.5 V（DDR2是1.8 V），所以，DDR3比DDR2省電30%以上。例如，一個帶72腳、具有片上終止的200MHz或400Mbit/s存儲器僅一個接口的功耗就是3.9W。采用動態(tài)片上終止（其中，在執(zhí)行寫或空閑時，并行終止電阻關(guān)斷）可降耗1.6 W。若同時采用DDR3和動態(tài)片上終止，功耗將降至1.6W，從而一共節(jié)省了2.3W。這些數(shù)據(jù)是僅就一個接口來說的（也即，F(xiàn)PGA中的4個存儲器接口共將省電9.2W）。

向極小的65nm及更精微工藝節(jié)點(diǎn)的邁進(jìn)，能帶來摩爾定律所預(yù)期的密度和性能方面的好處。但，性能的提升導(dǎo)致功耗的巨大增加，從而帶來將耗費(fèi)不可承受功耗的風(fēng)險。

若不采用降耗措施，靜態(tài)功耗將顯著增加。另外，若沒有專門的功耗優(yōu)化舉措，動態(tài)功耗將隨著邏輯容量的增加和開關(guān)頻率的升高而增加。

以能力非凡并具創(chuàng)新的架構(gòu)結(jié)合工藝技術(shù)和電路技巧方面的進(jìn)步可應(yīng)對這些功耗挑戰(zhàn)，它們?yōu)楫?dāng)今基于FPGA的日益復(fù)雜的設(shè)計提供了一個有效和可升級的方案。