怎樣在先進(jìn)工藝節(jié)點(diǎn)下實(shí)現(xiàn)無(wú)源器件的精確建模及仿真？

時(shí)間&地點(diǎn)

日期：2018年6月25-27日

地點(diǎn)：舊金山, 美國(guó)

芯禾科技作為三星半導(dǎo)體的重要合作伙伴之一，受邀將參加下周一在美國(guó)舊金山舉行的DAC2018三星展區(qū)演示活動(dòng)。CEO凌峰博士屆時(shí)將發(fā)表題為“先進(jìn)工藝節(jié)點(diǎn)下的無(wú)源器件建模及仿真”的技術(shù)演講。

作為行業(yè)里普遍的觀(guān)點(diǎn)，先進(jìn)工藝節(jié)點(diǎn)下無(wú)源器件和互連結(jié)構(gòu)的建模和仿真越來(lái)越成為半導(dǎo)體工程師的挑戰(zhàn)。而要解決這些挑戰(zhàn)，以下幾個(gè)技術(shù)是最常被探討的：

一個(gè)整合的設(shè)計(jì)環(huán)境，使電磁仿真工具能夠無(wú)縫接入現(xiàn)有的設(shè)計(jì)平臺(tái)中

在設(shè)計(jì)階段中實(shí)現(xiàn)快速無(wú)源器件建模和合成

在簽核sign-off 階段實(shí)現(xiàn)精確驗(yàn)證，同時(shí)能把封裝的影響考慮進(jìn)來(lái)

在此次現(xiàn)場(chǎng)演講中，芯禾科技將演示一套集成的IRIS設(shè)計(jì)流程，它能無(wú)縫接入到Cadence Virtuoso設(shè)計(jì)平臺(tái)中，從而完全的解決半導(dǎo)體工程師遇到的以上熱點(diǎn)問(wèn)題。通過(guò)此流程，工程師不僅能在設(shè)計(jì)階段使用芯禾科技的IRIS和iModeler工具快速和精確地完成無(wú)源器件仿真和合成，還能在簽核階段通過(guò)與Ansys公司的合作把HFSS集成進(jìn)來(lái)實(shí)現(xiàn)精確驗(yàn)證以及芯片封裝聯(lián)合仿真。

除此之外，芯禾科技在DAC展會(huì)上也設(shè)有專(zhuān)屬展位（展位號(hào)2041），并將帶來(lái)多項(xiàng)現(xiàn)場(chǎng)演示，包括針對(duì)封裝領(lǐng)域的IPD與SiP設(shè)計(jì)電磁仿真解決方案以及針對(duì)高速系統(tǒng)的信號(hào)完整性分析解決方案。

我們期待與您在現(xiàn)場(chǎng)交流討論。