簡談異步電路中的時鐘同步處理方法

大家好，又到了每日學(xué)習(xí)的時候了。今天我們來聊一聊異步電路中的時鐘同步處理方法。

既然說到了時鐘的同步處理，那么什么是時鐘的同步處理？那首先我們就來了解一下。

時鐘是數(shù)字電路中所有信號的參考，沒有時鐘或者時鐘信號處理不得當(dāng)，都會影響系統(tǒng)的性能甚至功能，所以在一般情況下，我們在同一個設(shè)計中使用同一個時鐘源，當(dāng)系統(tǒng)中有多個時鐘時，需要根據(jù)不同情況選擇不同的處理方法，將所有的時鐘進(jìn)行同步處理，下面分幾種情況介紹時鐘的同步處理方法。

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一、當(dāng)有多個時鐘在同一個數(shù)字電路中，且有一個時鐘（假設(shè)為SysClk）的速率大于其它時鐘兩倍以上

這種情況最為簡單，我們在接口部分就必須要對其他時鐘進(jìn)行同步化處理，將其處理為與SysClk同步的時鐘信號。這樣處理的好處是：
1. 便于處理電路內(nèi)部時序；
2. 時鐘間邊界條件只在接口部分電路進(jìn)行處理。
一般的時鐘同步化方法如下圖所示。


實(shí)質(zhì)上，時鐘采樣的同步處理方法就是上升沿提取電路，經(jīng)過上升沿提取輸出信息中，帶有了系統(tǒng)時鐘的信息，所以有利于保障電路的可靠性和可移植性。

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二、當(dāng)系統(tǒng)中所有時鐘沒有一個時鐘速率達(dá)到其他時鐘頻率的兩倍的情況，也就是系統(tǒng)中多個時鐘速率差不多的情況

這個時候無法滿足采樣定理，所以在接口部分就必須對其他時鐘和數(shù)據(jù)通過FIFO進(jìn)行隔離，并將其他時鐘信息轉(zhuǎn)換為和系統(tǒng)時鐘同步的允許信號。比如在高速的數(shù)據(jù)采集系統(tǒng)當(dāng)中，AD的采集時鐘往往比較高，大于系統(tǒng)時鐘的一半以上，這時候采用同步化處理無法滿足時序設(shè)計。

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三、系統(tǒng)中多個時鐘之間存在數(shù)據(jù)互相采樣

如下圖所示的情況。clk1和clk2來自不同的時鐘源，該電路即可能出現(xiàn)在同一芯片里，也可能出現(xiàn)在不同的芯片里，但是都存在同樣的危險性。由于時鐘源不同，對于寄存器reg2和reg3來說，在同一時刻，極有可能一個認(rèn)為reg1輸出為“1”，另一個認(rèn)為是“0”，必然導(dǎo)致電路結(jié)果的錯誤。


對于這種電路，我們必須在reg1之后再添加一個觸發(fā)器，用clk2的時鐘沿進(jìn)行采樣，然后用該觸發(fā)器的輸出經(jīng)過組合邏輯輸出到reg2和reg3當(dāng)中，如下圖所示。


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四、多級時鐘或多級時鐘網(wǎng)絡(luò)處理

由于時鐘建立-保持時間的限制，FPGA設(shè)計中應(yīng)盡量避免采用多時鐘網(wǎng)絡(luò)，或者盡量減少時鐘的個數(shù)，所以在FPGA對ASIC芯片進(jìn)行驗(yàn)證的時候，我們必須要將時鐘網(wǎng)絡(luò)進(jìn)行簡化，因?yàn)镕PGA內(nèi)部時鐘資源不像ASIC一樣具有很強(qiáng)的穿透性和靈活性。下圖為一個含有危險的多級時鐘的例子，多路選擇器的輸入是clk和clk的2分頻，時鐘由SEL引腳控制的多路選擇器輸出，在這兩個時鐘均為邏輯“1”時，當(dāng)SEL的狀態(tài)改變時，存在靜態(tài)冒險競爭現(xiàn)象。


所以為了確保電路的正常工作，需要進(jìn)行修改，修改之后的電路如下圖所示。


今天就聊到這里，各位，繼續(xù)加油！