幾個FPGA時序優(yōu)化簡單技巧

我知道，我對與電子有關的所有事情都很著迷，但不論從哪個角度看，今天的現(xiàn)場可編程門陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個智能時代，在這個領域，想擁有一技之長的你還沒有關注FPGA，那么世界將拋棄你，時代將拋棄你。

盡量用硬核，比如硬件乘法器，這個應該都知道。

結構上的pipeline，簡言之就是“拆"，最極端的情形是拆到源和目的Reg間只有基本的組合邏輯門，比如說~a & b之類...；當然FPGA里實際不必這樣，打個比方，兩個xbit的數據做比較，若芯片內是4輸入LUT，若有pipeline的必要，那么流水級最多用[log4(x)]+1就夠了。

系統(tǒng)上的流水，也就是打拍，副作用是帶來latency；這是最常見的方式之一，但有的情形下不允許。

異步， 劃分不同時鐘域；比如說系統(tǒng)主體可以工作在100M-，特定的子系統(tǒng)要求必須工作在300M+，那么可以將特定模塊劃分到不同的時鐘域里；但異步時鐘域不宜太多。

綜合時使用retiming，duplication；physical synthesis優(yōu)化，現(xiàn)在的綜合器這方面已經足夠聰明了。

預算允許可使用速度更快的芯片；這個也許是實現(xiàn) “不修改RTL又時序收斂” 的最可能的方式。