Altera A10 SoC HPS UART作為數(shù)據(jù)通訊接口應用的配置與調(diào)試

背景介紹

在嵌入式系統(tǒng)中，UART 串口通常用于調(diào)試和通訊。通常情況下，調(diào)試串口對波特率的大小沒有特別要求，一般配置是 115200 8N1。UART 串口除了調(diào)試功能外，有時候在設計中也會充當數(shù)據(jù)通訊接口和其它單板或模組進行互連通訊。當 UART 作為數(shù)據(jù)通訊接口時，對傳輸?shù)膸捑蜁休^高要求，往往原先的波特率 115200 就不能適應這樣的需求了。接下來將介紹 Altera A10 SoC HPS UART 作為數(shù)據(jù)通訊接口需要注意的地方。

HPS UART 波特率配置

1. 配置波特率的寄存器 rbr_thr_dll

Altera A10 SoC HPS 提供了兩個 UART 接口：UART 0 和 UART 1。分配的固定基地址如下圖 (圖1) 所示：

圖1 固定基地址

根據(jù)數(shù)據(jù)手冊的描述說明，分頻值 = 串口時鐘 ÷ (16* 波特率)。由于分頻值的結(jié)果很可能是個小數(shù)，需要取最接近的一個整數(shù)，寫進分頻值的寄存器的低 8 位 DLL 和高 8 位 DLH，這樣實際的波特率就和預期的波特率存在些差異，見下圖 (圖2)：

圖2 DLL 寄存器

2. 波特率誤差控制

這里需要注意的是：實際中，當 SoC FPGA 單板的 UART 串口作為數(shù)據(jù)傳輸接口與其它單板或模組通訊時，兩者 UART 串口的波特率大小配置要盡可能相等或接近，波特率的相差控制在 2% 以內(nèi)。若相差過大就有可能出現(xiàn) UART 串口所傳輸?shù)臄?shù)據(jù)不能被對端 UART 串口正確識別，從而可能導致數(shù)據(jù)傳輸失敗。

實際應用案例

關于這種應用情況，接下來通過一個客戶實際的例子為大家進行解釋說明?？蛻羰褂?Altera A10 SOC FPGA，HPS 通過 UART 0 外接一塊模組進行數(shù)據(jù)傳輸，初始配置如下圖 (圖3) 所示：

圖3 初始配置

從上圖可以看出，Qsys HPS 時鐘與復位 config，客戶配置的 l4_sp clock 為 100MHz，配置的分頻值為 3，對應的波特率為 100 ÷ (16*3) = 2.083M。但示波器測試是 2.084M，見下圖 (圖4) 藍框標記：

圖4 示波器測試值

然而，HPS UART 串口外接模組的串口波特率為 2.00M，相差達到 4%，導致兩塊單板通訊失敗。經(jīng)過調(diào)整適配配置參數(shù)最終才找到合適的時鐘及分頻值，如下圖 (圖5) 所示：

圖5 合適的時鐘及分頻值

將客戶配置的 l4_sp clock 由 100MHz 調(diào)整為 62.5MHz，配置的分頻值調(diào)整為 2，對應的波特率為 62.5 ÷ (16*2) = 1.95M，兩者波特率相差大約 2%，最終兩塊單板的 UART 串口通訊恢復正常，數(shù)據(jù)帶寬大約是 0.19MB/S。

總結(jié)

本文介紹了 Altera A10 SoC HPS UART 作為數(shù)據(jù)通訊接口的應用，重點講解了波特率配置、分頻值計算及實際應用中的調(diào)試技巧。通過合理配置時鐘和分頻值，開發(fā)者可以實現(xiàn)高速、穩(wěn)定的 UART 數(shù)據(jù)傳輸。