ADRV9040具有DFE、400MHz iBW射頻收發(fā)器的8T8R SoC技術手冊

概述
ADRV9040是一款高度集成的片上系統(tǒng)（SoC）射頻（RF）捷變收發(fā)器，配有集成式數(shù)字前端（DFE）。SoC包含8個收發(fā)器、2個用于監(jiān)測發(fā)射器通道的觀測接收器、8個接收器、集成LO和時鐘合成器，以及數(shù)字信號處理功能。SoC滿足蜂窩基礎設施應用（包括小型蜂窩基站無線電、宏3G/4G/5G系統(tǒng)和大規(guī)模MIMO基站）所需的高射頻性能和低功耗。
數(shù)據(jù)表：*附件：ADRV9040具有DFE、400MHz iBW射頻收發(fā)器的8T8R SoC技術手冊.pdf

Rx和Tx信號路徑采用零中頻（ZIF）架構，提供適合連續(xù)和非連續(xù)多載波基站應用的寬帶寬和動態(tài)范圍。ZIF架構具有低功耗+射頻和帶寬靈活等優(yōu)點。由于沒有混疊和帶外圖像，因而不需要抗混疊和圖像濾波器。這樣就減小了系統(tǒng)尺寸和成本，同時支持與頻帶無關的解決方案。

該器件還包括兩個寬帶寬觀測路徑接收器子系統(tǒng)，用于監(jiān)測發(fā)射器輸出。該SoC子系統(tǒng)包括自動和手動衰減控制、直流失調(diào)校正、正交誤差校正 (QEC) 以及數(shù)字濾波功能。此外，還集成了提供一系列數(shù)字控制選項的GPIO。

雙LO功能、額外的LO分頻器和寬帶寬操作支持多頻段功能。這樣就在可調(diào)諧范圍內(nèi)有4個單獨的頻帶曲線1，從而盡可能提高用例靈活性。

SoC具有完全集成的數(shù)字前端（DFE）功能，包括載波數(shù)字上/下變頻（CDUC和CDDC）、削峰（CFR）、數(shù)字預失真（DPD）、閉環(huán)增益控制（CLGC）和電壓駐波比（VSWR）監(jiān)控。

ADRV9040的CDUC功能對目標頻帶內(nèi)的單獨分量載波進行濾波和放置。CDDC功能具有8個并行路徑，對每個載波進行單獨處理，再通過串行數(shù)據(jù)接口發(fā)送。

CDUC和CDDC降低了非連續(xù)載波配置中的SERDES接口數(shù)據(jù)速率。與基于FPGA的等效實現(xiàn)方案相比，這種集成設計還降低了功耗。

ADRV9040的CFR引擎降低了輸入信號的峰均比（PAR），支持實現(xiàn)更高效率的傳輸線路升級，同時降低了基帶處理器的處理負荷。

SoC還包含完全集成的DPD引擎，用于功率放大器（PA）線性化。DPD支持高效功率放大器，可減少基站無線電的功耗，以及與基帶處理器接口所需的SERDES通道數(shù)量。DPD引擎包含一個長期專用的DPD (LT-DPD)模塊，可為GaN PA提供支持。ADRV9040利用其LT-DPD模塊解決了GaN PA的電荷捕獲特性；因此改善了輻射和EVM性能。SoC包括一個ARM Cortex-A55四核處理器，可獨立提供DPD、CLGC和VSWR監(jiān)控功能。專用處理器與DPD引擎一起提供行業(yè)出色的DPD性能。

串行數(shù)據(jù)接口包括八個串行器通道和八個解串器通道。該接口支持JESD204B和JESD204C標準，支持固定和浮點數(shù)據(jù)格式。浮點格式使內(nèi)部自動增益控制（AGC）對基帶處理器可見。

ADRV9040可直接由0.8V、1.0V和1.8V穩(wěn)壓器供電，并通過一個標準SPI串行端口進行控制。全面的節(jié)電模式可盡量降低正常使用時的功耗。該器件采用27mm × 20mm、736引腳球柵陣列封裝。

特性

• 8個差分發(fā)送器（Tx）
• 8個差分接收器（Rx）
• 2個觀察接收器（ORx）
• 單頻段和多頻段（N x 2T2R/4T4R）能力
  • 可調(diào)范圍^1^內(nèi)4個波段輪廓
• 調(diào)諧范圍：650 MHz至6000 MHz
• 400MHz iBW DPD支持
  • 通過硬件加速電荷捕捉糾正算法實現(xiàn)GaN PA支持
• 支持JESD204B/JESD204C數(shù)字接口
• 適用于所有LO和基帶時鐘的多芯片相位同步
• 完全集成的N部射頻頻率合成器
• 簡化系統(tǒng)散熱解決方案
  • 所有區(qū)塊實現(xiàn)13W功耗^2^
  • 110°C最高結溫，工作溫度最高達125°^3^
• 完全集成的DFE（DPD、CDUC、CDDC、CFR）引擎，免除FPGA的需要，SERDES通道速率減半
  • DPD自適應引擎，實現(xiàn)功率放大器的線性化
  • CDUC/CDDC——每個Tx/Rx通路最多8個分量載波（CC）
  • 多級CFR引擎
• 完全集成的時鐘頻率合成器

應用

• 3G/4G/5G TDD/FDD小型蜂窩、大規(guī)模MIMO和宏基站

功能框圖

典型性能特性

850兆赫茲頻段

溫度設置指的是芯片溫度。除非另有說明，所有本振（LO）頻率均設置為850兆赫茲 。除非另有說明，觀測接收機測量采用5898.24兆赫茲的采樣頻率。對于衰減設置高于20分貝的接收機，其線性度性能測量受限。

工作原理

概述

ADRV9040是一款高度集成的射頻收發(fā)器，能夠針對各種應用進行配置。該器件集成了射頻、混頻信號和數(shù)字模塊所需的所有發(fā)射器、射頻接收器和觀測接收器功能，可在單芯片中實現(xiàn)。它符合3GPP 3G4G/5G蜂窩標準，適用于時分雙工（TDD）模式。

一個觀測接收器通道監(jiān)測發(fā)射器輸出，并提供跟蹤校正功能，如直流失調(diào)、正交誤差和增益平衡。該觀測接收器通道可在各種溫度和輸入信號條件下進行測量。固件隨器件一同提供，可實現(xiàn)初始化和校準功能，無需用戶干預。此外，該器件還包括測試模式，允許系統(tǒng)設計人員在調(diào)試和優(yōu)化無線電配置時使用。

ADRV9040包含八個高速串行接口（SERDES）鏈路，用于發(fā)射機和觀測接收器通道之間的四對高速鏈路共享。

發(fā)射器

ADRV9040包含四個獨立的發(fā)射機通道。每個發(fā)射機通道提供數(shù)字處理、混頻信號和射頻模塊，以實現(xiàn)直接轉(zhuǎn)換系統(tǒng)，同時共享一個通用頻率合成器。SERDES鏈路輸出的數(shù)字數(shù)據(jù)通過一個數(shù)字處理模塊，該模塊包括可編程半帶濾波器、插值級和射頻濾波器，以及可編程FIR濾波器，其變量間隔采樣率可達24倍。

數(shù)字輸出連接到數(shù)模轉(zhuǎn)換器（DAC），DAC采樣率為244.140625 MSPS或389.3616 MHz。在同相（I）和正交（Q）通道中，在基帶混頻器信號鏈中執(zhí)行數(shù)字校正。

混頻轉(zhuǎn)換后，I和Q信號經(jīng)過濾波，以消除采樣偽影，并饋送到上變頻混頻器。每個發(fā)射機提供一個寬衰減調(diào)整范圍，以幫助設計人員優(yōu)化信號與噪聲比（SNR）。

接收器

ADRV9040包含四個獨立的接收器通道。每個通道包含接收射頻信號并將其轉(zhuǎn)換為數(shù)字數(shù)據(jù)所需的所有模塊，該數(shù)字數(shù)據(jù)由基帶處理器進行后續(xù)處理。每個接收器提供I和Q混頻器，以將接收到的信號下變頻至基帶進行數(shù)字化。

有兩種增益控制選項，如下所示：

• 用戶可以使用其基帶處理器實現(xiàn)自己的增益控制算法，采用手動增益控制模式。
• 用戶可以使用片上AGC（自動增益控制）。

通過將每個增益控制設置映射到特定的衰減級別，在接收信號路徑中優(yōu)化性能。此外，每個通道獨立執(zhí)行信號功率測量功能。直流失調(diào)跟蹤和所有通道的連續(xù)測量用于自動校準。

接收器包括模數(shù)轉(zhuǎn)換器（ADC）和可調(diào)節(jié)采樣率，可從先進先出（FIFO）緩沖器接收信號。這些設置可以通過串行端口接口（SPI）進行配置。

抽取濾波器由數(shù)字濾波器塊實現(xiàn)。通過改變數(shù)字濾波器塊的系數(shù)來調(diào)整抽取率，以產(chǎn)生所需的輸出數(shù)據(jù)速率。所有接收器輸出都連接到SERDES模塊，在那里進行格式化和串行化，以便傳輸?shù)交鶐幚砥鳌?/p>

觀測接收器

ADRV9040提供獨立的觀測接收器輸入。與接收器通道不同，觀測接收器通道采用直接采樣。射頻ADC消除了對本地振蕩器（LO）的需求，該本地振蕩器通常具有緩沖級。該通道包含一個可編程衰減器，在模擬域中提供約16 dB的衰減。

參考時鐘輸入

ADRV9040需要連接到器件的兩個不同時鐘。時鐘輸入必須在61.44 MHz和491.52 MHz之間，因為該信號會生成射頻本地振蕩器（LO）和內(nèi)部采樣時鐘。

合成器

ADRV9040包含多個分數(shù)N分頻鎖相環(huán)（PLL），用于生成信號路徑的射頻本地振蕩器（LO）和所有內(nèi)部時鐘源。該組PLL包括兩個射頻PLL、兩個SERDES PLL、一個內(nèi)部時鐘PLL和一個系統(tǒng)時鐘PLL。每個PLL都可獨立控制，因此無需外部合成器來設置頻率。

射頻合成器

兩個射頻合成器使用分數(shù)N分頻PLL生成多個接收器和發(fā)射器通道的射頻本地振蕩器（LO）。分數(shù)N分頻壓控振蕩器（PLL）結合了四芯內(nèi)部電壓控制振蕩器（VCO）和環(huán)路濾波器，能夠生成低相位噪聲信號，而無需外部組件。多個器件上的射頻本地振蕩器（LO）可以進行相位同步，以支持有源天線系統(tǒng)和波束成形應用。

SERDES合成器

SERDES合成器使用單芯VCO分數(shù)N分頻PLL來生成SERDES物理層所需的時鐘速率。